Описание тега netlist

Вопросы с тегом

0 ответов

Инструменты для расчета количества триггеров между PI и целевой сетью и между целевой сетью и PO

Я работаю над анализом структуры списка соединений уровня шлюза. Я хочу извлечь две информации из списка соединений уровня шлюза: количество триггеров (FF) между первичным входом (PI) и целевой сетью (N) вдоль самого длинного возможного пути (также …

24 сен '18 в 08:52

3 ответа

Можно ли иметь два экземпляра с одинаковыми именами в списке соединений?

Можно ли иметь два флопа / любые другие экземпляры с одинаковыми именами в списке соединений? Учитывая, что иерархии нет, скажем, у меня есть дизайн 10M экземпляров, и существует флоп с именем foo, возможно ли, чтобы другой флоп имел то же имя 'foo'?

verilog system-verilog vlsi netlist

27 фев '19 в 06:16

1 ответ

Нет вывода из имитации специй через список соединений с Xyce

Я пытаюсь использовать Xyce для проекта и сталкиваюсь с этой проблемой. Я копирую пример списка соединений очистки DC из руководства пользователя Xyce на стр. 39 в блокнот и сохраняю его как test2c.cir. Затем я копирую его в каталог Xyce, запускаю т…

terminal simulation circuit pspice netlist

27 янв '19 в 23:01

1 ответ

Как объединить результаты синтеза в Vivado

У меня есть дизайн Vivado со встроенным блочным дизайном. Он создает около 150 вне контекста прогонов (синтез) и финального прогона синтеза. К сожалению, финальный прогон синтеза содержит только оболочку верхнего уровня и черные ящики. Я хотел бы по…

fpga xilinx vivado synthesis netlist

26 мар '18 в 14:41

1 ответ

Cocotb, используя дженерики / параметры в симуляции уровня ворот

Я успешно настроил среду проверки Cocotb для своего дизайна, и я счастлив, что она работает для RTL (в моем случае VHDL). Мой дизайн использует дженерики, и я получаю значение этих дженериков в нескольких местах кода Python (в основном в run_test и …

python vhdl simulation cocotb netlist

07 дек '16 в 10:38

0 ответов

Quartus dump синтезированный список соединений

Я пытался сбросить синтезированный список соединений в кварту после завершения сопоставления технологии, аналогично файлу HDL с экземпляром LUT и FF и информацией о подключении размещенного и маршрутизированного списка соединений. Есть возможность з…

quartus netlist

15 ноя '18 в 18:37

1 ответ

Как определить пользовательскую ячейку для синтеза списка соединений?

В настоящее время я работаю над дизайном процессора, в котором я хочу сравнить различные микроархитектуры по мощности, скорости и площади. Эти микроархитектуры отличаются только созданием различных компонентов, например, по-разному реализованных ALU…

cpu hdl synthesis netlist chip

29 ноя '18 в 11:49

1 ответ

Ошибка Vivado: ограничение активных списков

В последнее время я застрял с той же ошибкой от Vivado, когда я пытаюсь синтезировать мой дизайн: [Common 17-70] Application Exception: Количество активных списков соединений превышает лимит (255) Кто-нибудь знает, что означает этот "предел"? Это ог…

limit fpga vivado netlist

19 май '17 в 16:43

1 ответ

Извлечение данных из списка соединений построчно с использованием perl

Мой вопрос касается извлечения данных из файла в Perl. В прикрепленном файле стандартный формат списка сетей. После запуска программы я получил элементы в массив @name_gate но когда я пытался print @name_gate[0] вместо 1-го элемента я получил весь п…

perl vlsi netlist

27 мар '17 в 04:29

1 ответ

Как я могу объединить несколько списков Xilinx NGC в новый список соединений

Я использую XST (инструмент синтеза в наборе Xilinx ISE 14.7) для компиляции исходных файлов VHDL в список соединений (файл *.ngc). В моем коде для отладки используются несколько IP-ядер Xilinx, таких как ChipScope ILA, которые также предварительно …

vhdl xilinx synthesis xilinx-ise netlist

11 июн '15 в 12:00

2 ответа

Экспорт части схемы из схемы, определенной как структурный список соединений в Verilog

У меня есть структурный список соединений на уровне ворот с дизайном с 40000 воротами и 5000 триггерами в verilog. Это плоский список соединений без подсхем внутри. Я хотел бы извлечь другой список соединений из этого большого списка соединений, уда…

verilog synthesis flip-flop netlist

27 янв '17 в 09:57

1 ответ

Может ли cadence netlister si создать плоский verilog netlist?

У меня есть схема каденции с иерархией. я могу запустить si netlister в пакетном режиме в командной строке для создания иерархического verilog netlist. Мне было интересно, если кто-нибудь знает, возможно ли создать плоский Verilog Netlist. Я пробова…

verilog cadence netlist

11 фев '16 в 16:33

0 ответов

Симуляция RTL идеальна, но симуляция списка соединений показывает значения мусора. предупреждения о сгенерированных циклах синхронизации

Я пытаюсь сделать 8-битный последовательный множитель, используя сумматор условной суммы, и моя симуляция RTL работает отлично, однако симуляция списка соединений генерирует значения мусора, и в отчете нет ошибок. Единственная подозрительная вещь - …

verilog vlsi rtl netlist

25 апр '16 в 21:41

2 ответа

В утверждениях VHDL, как бороться с 4-значной логикой?

Я новичок в VHDL, и я работаю над проектом. но что-то недавно заблокировало меня if reset='0' then prstate<="00"; else if rising_edge(clock) then case prstate is when "00"=> if wd_link='1' then prstate<="01"; when "01"=> (do something an…

vhdl simulation fpga modelsim netlist

12 июн '16 в 08:50

0 ответов

CDL Netlist: Есть ли способ получить возможные трассировки 2-х верхних пинов?

У меня есть список соединений.cdl, и мне нужно получить трассировку соединения 2 заданных верхних контактов. Возможно ли это реализовать? Спасибо

synthesis vlsi netlist

17 июл '19 в 16:06

0 ответов

Импорт из Yosys, комбинаторно-логический ориентированный граф в библиотеку ускоряющих графов

Я хочу импортировать большую схему комбинаторной логики, созданную в Yosys, в ориентированный граф в моих собственных подпрограммах C++ с библиотекой ускоряющих графов, чтобы я мог экспериментировать со своими собственными алгоритмами. Логика имеет …

c++ algorithm boost yosys netlist

12 май '20 в 01:11

3 ответа

Как разделить строку в txt-файле на компоненты C++

Я пытаюсь прочитать файл списка соединений (или текстовый) и разделить его на слова. Пока я пробовал приведенный ниже код, но не могу избавиться от ошибок. Есть идеи? текст, который я пытаюсь прочитать, выглядит так: V1 1 0 12 R1 1 2 1000 R2 2 0 200…

c++ stringstream netlist

24 фев '20 в 15:14

0 ответов

Создание файла RAW из списка цепей в Python

Итак, у меня есть список цепей, который содержит всю информацию, которая мне нужна в качестве входных данных, и я ищу способ смоделировать список цепей на Python и сгенерировать необработанный файл со всей информацией о напряжении и т. Д., Как будто…

python pandas electronics netlist

29 апр '20 в 00:34

2 ответа

Как редактировать и тестировать список соединений verilog

Я использовал дизайн-компилятор, чтобы создать список соединений для простого последовательного сумматора. Я хочу добавить к дизайну водяной знак, для чего мне нужно добавить в дизайн несколько ворот и шлепанцев. Как я могу протестировать код после …

verilog system-verilog netlist

25 мар '20 в 14:45

2 ответа

Python - удалить последний символ в файле списка соединений

Я создаю файл списка соединений из файла csv, как вы можете видеть ниже, и я пытаюсь подавить последний символ "," текста этого файла после его создания, но я не могу module Filtre(E[0],E[1],E[2],E[3],S[0],S[1],S[2],S[3],); Ожидаемый результат: modu…

python csv text netlist

16 май '20 в 19:32