Описание тега synopsys-vcs

Описание тега Вопросы с тегом

Симулятор Synopsys VCS Verilog

1 ответ

Двойная двоеточие:: в Tcl

Что делает double:: в скрипте Tcl некоторых инструментов EDA (например, Cadence Enounter)? report::TimeStamp PrePlace "START PrePlace"

tcl cadence synopsys-vcs

30 окт '15 в 16:53

0 ответов

Как включить запись дельта-цикла в Synopsys VCS (DVE) при времени =0?

Я пытаюсь просмотреть дельты времени в симуляциях с использованием DVE и Modelsim. В Modelsim я могу довольно легко просматривать дельты времени в time=0, и это выглядит так: Принимая во внимание, что в Synopsys VCS (DVE) я не могу показать разницу …

verilog simulation timedelta modelsim synopsys-vcs

01 мар '17 в 01:23

0 ответов

Синтез одного этапа трубопровода

Есть ли какой-нибудь чистый / автоматизированный способ изолировать один этап конвейера в FSM и синтезировать только этот?Для уточнения: мне нужно провести некоторый анализ времени на одной стадии конвейера (грубо говоря, на стадии выполнения).Интер…

verilog synthesis finite-state-machine synopsys-vcs

05 авг '14 в 21:01

0 ответов

Инструменты для расчета количества триггеров между PI и целевой сетью и между целевой сетью и PO

Я работаю над анализом структуры списка соединений уровня шлюза. Я хочу извлечь две информации из списка соединений уровня шлюза: количество триггеров (FF) между первичным входом (PI) и целевой сетью (N) вдоль самого длинного возможного пути (также …

yosys vlsi synopsys-vcs netlist

24 сен '18 в 08:52

1 ответ

Сеть "VectorY[0]" или сеть с прямым подключением управляется более чем одним источником, и по крайней мере один источник является постоянной сетью. (ELAB-368)

Я получаю эту ошибку в синтезаторе VCS. Я попробовал все, но это не имеет смысла для меня. здесь говорится, что VectorY[0], VectorY[1], VectorY[2], VectorY[3] или сеть с прямым подключением управляются более чем одним источником, и по крайней мере о…

verilog system-verilog synopsys-vcs

21 окт '16 в 22:10

1 ответ

Почему всегда блокировка не реактивируется, когда в списке чувствительности есть переназначение логики

Сигнал driver_a переназначается в блоке Always обратно на 0, но почему блок Always не активируется и присваивает значение driver_b? always @(driver_a) begin driver_b = driver_a; driver_a = 0; end initial begin driver_a = 0; driver_b = 0; #2 driver_a…

verilog system-verilog hdl synopsys-vcs

09 фев '19 в 04:27

0 ответов

Компиляторы Verilog дают разные результаты

Итак, я написал код verilog, который компилируется в 'Synopsys VCS compiler', не выдает выходных данных или слишком долго работает в 'Cadence Incisive compiler' и выдает ошибку типа Array object used with a normal operator: s7_box_table[0]." "design…

verilog system-verilog iverilog cadence synopsys-vcs

01 окт '17 в 08:34

1 ответ

Дает ли Synopsys VCS названия тестов, попавшие на обложку?

Вот поток проблемы. Я написал некоторые общие обложки. Есть много тестов, которые могут поразить определенное покрытие. Некоторый тест не поразит это. Отчет о функциональном покрытии VCS дает комбинированные попадания для определенного покрытия. Я х…

system-verilog test-coverage synopsys-vcs

16 авг '17 в 22:45

1 ответ

Неокончательное утверждение в Synopsys VC Formal

2 вопроса - В формальной проверке на основе утверждений, если я получу неокончательное утверждение, то каковы различные подходы для обработки этого утверждения или его слияния? Правильный ли подход - разработать эталонный RTL и написать утверждения …

formal-verification synopsys-vcs

19 дек '15 в 05:56

1 ответ

SystemVerilog над VCS сохранение состояния моделирования и перемотки

Я запускаю тестовый стенд с помощью systemverilog через OVM, используя vcs. Я хочу сохранить симуляцию после некоторой фазы сброса, а затем вернуться к ней позже в тесте или / и из другого тестового стенда. Возможно ли это с помощью systemverilog cm…

system-verilog synopsys-vcs

19 окт '16 в 14:32

1 ответ

Параметризованная ошибка объявления класса в UVM

Я пытаюсь использовать параметризованный класс, расширенный от uvm_object. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass Когда я запускаю свои…

system-verilog modelsim uvm questasim synopsys-vcs

15 апр '17 в 00:39

0 ответов

Прайм тайм от синопсиса

Я пытаюсь запустить pt_shell из инструмента synopsys из сценария tcl. Команда для запуска: pt_shell -f filename.tcl Как мне запустить эту команду из tcl? Я старался Puts[exec pt_shell -f filename.tcl] но это не выполняется.

tcl synopsys-vcs

21 мар '18 в 04:58

3 ответа

Получить системное время в VCS

Есть ли способ получить системное время в VCS/UVM? Я ищу что-то похожее на Perl's localtime(time), Есть ли способ распечатать системное время для каждого uvm_info напечатано?

verilog system-verilog uvm synopsys-vcs

25 сен '14 в 19:23

0 ответов

Ошибка доступа к циклу итерации генерации с локальным параметром SystemVerilog

localparam [32*3*60-1:0] param_t = { 32'h1,32'hFFFF_FFFF,32'b1, 32'h2,32'hFFFF_FFFF,32'b1, 32'h3,32'hFFFF_FFFF,32'b1, 32'h4,32'hFFFF_FFFF,32'b1 }; genvar i; generate for(i = 0; i < 60; i = i + 1 ) begin : list localparam [((32)*3)-1:0] temp = pa…

verilog system-verilog hdl synopsys-vcs

06 дек '18 в 11:07

1 ответ

Синопсис: получить общее количество путей в цепи

Я работаю с dc_shell из Synopsys, и я пытаюсь получить общее количество путей синтезированной схемы со слабым, меньшим, чем к конкретному значению. Для этого я использую команду: get_timing_paths -slack_lesser_than <value> Я всегда получаю кол…

tcl synopsys-vcs

16 июл '16 в 14:40

1 ответ

Предупреждение Synopsys VCS

Можно ли сгенерировать предупреждение или ошибку в Synopsys VCS compiler, если макрос переопределен? `define DATWIDTH_SZ `DAT_SZ `define DATWIDTH_SZ 512

verilog synopsys-vcs

06 фев '14 в 18:57

1 ответ

Сочетание 2 команд в TCL

Вот результаты некоторых команд TCL. get_props -type assert {"a", "b", "c", "d"} Теперь все эти 4 объекта имеют определенные атрибуты, связанные с ними. Но меня интересует только атрибут "enabled". get_attribute [get_props a] enabled true get_attrib…

tcl synopsys-vcs

08 дек '15 в 10:32

1 ответ

Можно ли полностью скомпилировать модуль, а затем создать его отдельно в тестовом стенде?

Можно ли сделать полностью скомпилированную и автономную версию модуля RTL, как снимок в терминах Cadence, а затем позднее создать экземпляр этого скомпилированного модуля в тестовом стенде? В конечном счете, выполняется еще один шаг компиляции для …

verilog system-verilog cadence questasim synopsys-vcs

27 апр '18 в 09:03

1 ответ

Как распечатать (поместить в журнал) значения сигналов в сценарии Tcl, работающем под Synopsys DVE?

Мне нужно извлечь некоторые значения из структур данных SystemVerilog после запуска симуляции. Я хотел бы сделать это без изменения кода SystemVerilog. Ниже приведен пример сценария TCL, который я использую в среде Synopsys DVE для добавления опреде…

tcl system-verilog synopsys-vcs

21 авг '18 в 23:46

4 ответа

SystemVerilog: Как подключить функцию C с помощью вызова DPI в симуляторе VCS?

У меня есть следующие файлы: C файл с функциями: // funcs.c #include <stdio.h> void something() { printf("something\n"); sayHello(); } Системный файл verilog: // hello_world.v module kuku; export "DPI-C" function sayHello; import "DPI-C" funct…

c system-verilog system-verilog-dpi synopsys-vcs

11 ноя '14 в 09:21