Описание тега system-verilog

Описание тега Вопросы с тегом

SystemVerilog - это унифицированный язык проектирования, спецификации и проверки оборудования, основанный на расширениях Verilog.

1 ответ

Как скомпилировать и запустить программу Verilog, которая вызывает функцию C?

Я не пытаюсь использовать вызов DPI, а просто программу Verilog, которая внутренне использует свой PLI для вызова функции, написанной на языке Си. Я не знаю о статических ссылках. Я использую edaplayground. Может кто-нибудь сказать мне, какой симуля…

c verilog system-verilog edaplayground

16 авг '15 в 00:47

1 ответ

Systemverilog точка покрытия для кратного n

Я пытаюсь создать корзину в моей группе покрытия для выборки значений, кратных n (где n - это постоянное целое число в моем случае 15). До сих пор я придумал следующий код: class rx_port; int unsigned rx_rates[]; ... covergroup rx_cov with function …

system-verilog

15 сен '16 в 19:01

2 ответа

Очень запутанная ошибка без указания причины

Может кто-нибудь сказать мне, почему я получаю эту ошибку? Я все еще очень плохо знаком с Verilog, так что прошу прощения за любые очевидные недостатки. Спасибо! module func(clk,d,out); input [3:0] d; input clk; reg [3:0] q[1:0]; output [3:0] out; a…

verilog system-verilog synthesis

26 май '13 в 07:02

2 ответа

Systemverilog: можно ли рассматривать макрос как массив, который можно проиндексировать?

В SystemVerilog, возможно ли индексировать макрос для длинной иерархической ссылки? т.е. `define CONDENSED top.DUT.mod.sub_module.register_map затем сделайте что-то вроде: `CONDENSED.reg1[0]

macros system-verilog

11 янв '18 в 21:49

2 ответа

Ошибка: "(vlog-2110) Недопустимая ссылка на сеть"

У меня есть простой код fifo в System Verilog. Я получаю несколько vlog-2110 illegal reference to net Сообщения об ошибках. Я ознакомился с предыдущими рекомендациями по работе со стеком и не увидел ничего плохого в том, что я делаю. Пожалуйста помо…

system-verilog

30 мар '15 в 07:19

1 ответ

Искаженное утверждение в verilog

Привет, я использую следующий код для разработки n-битного счетчика. В зависимости от начала и конца я хочу создать счетчик вверх или вниз. Но я получаю "Неверное утверждение". Пожалуйста помоги. module nbitUpCounter(startc,endc , clk, rst_n,actlow,…

verilog system-verilog vlsi

14 фев '14 в 04:51

1 ответ

Является ли это обязательным для использования "нового" для функционирования в классе systemverilog?

Сейчас я пытаюсь узнать о clss systemverilog. Из многих примеров класса я нашел "новый" в 2 типах. Случай "нового" существует в классе. Случай с "новым" существует в начале. Есть ли разница между этими реализациями конструктора? Еще один, что в функ…

system-verilog

05 фев '16 в 02:18

2 ответа

Verilog Force - релиз

Можно ли дважды форсировать сигнал перед его выпуском в verilog? Что-то вроде ниже, initial begin force top.dut.xyz.abc.dout = 1; #5ns; force top.dut.xyz.abc.dout = 0; #5ns; release top.dut.xyz.abc.dout = 0; end Какая сила будет высвобождена, когда …

verilog system-verilog

18 сен '17 в 09:48

1 ответ

Verilog несколько проверок при назначении

Я не могу понять, почему в этом коде есть ошибка синтаксиса: mem_check_msk = (membytes[i] == 3) ? 32'h00ffffff : (membytes[i] == 2) ? (mempa[i][1:0] == 2'b00) ? endianess ? 32'hffff0000 : 32'h0000ffff : (membytes[i] == 1) ? (mempa[i][1:0] == 2'b00) …

verilog system-verilog

03 авг '17 в 15:18

1 ответ

systemVerilog подписано не работает правильно

У меня есть следующая функция: function tx_upconv_out_transaction predict(tx_upconv_in_transaction in_trx); tx_upconv_out_transaction predicted = tx_upconv_out_transaction::type_id::create("predicted"); //-------golden model----- // predicted.y = (i…

system-verilog signed

01 фев '17 в 11:56

1 ответ

Обработка расширений протокола в UVC

Мне любопытно, как вы обрабатываете расширения протокола UVC. Допустим, у нас есть APB UVC, который реализует протокол AMBA. Скажем также, что у нас есть DUT, который помимо сигналов, определенных в спецификации, также реализует несколько других сиг…

system-verilog uvm

28 апр '14 в 14:16

1 ответ

В SystemVerilog, виртуальный класс такой же, как абстрактный класс?

Пожалуйста, помогите мне понять необходимость виртуального класса в SystemVerilog. Для абстрактного класса мы можем использовать интерфейс в SystemVerilog. Каковы различия между этими двумя?

oop system-verilog verification

07 июн '16 в 10:32

1 ответ

Утверждение перекоса часов

Можно ли иметь абсолютные задержки, указанные в последовательностях для утверждений, как показано ниже: sequence Sab a # 2ns b; endsequence Это не компилируется точно. Но я просто хотел узнать, как поступить в таких ситуациях, когда мы хотим написат…

system-verilog assertions system-verilog-assertions

03 апр '14 в 05:29

1 ответ

SystemVerilog игнорировать неиспользуемые порты

У меня есть модуль, который много раз создавался в других модулях. Два входа в этот модуль используются очень редко, и чтобы избежать раздувания кода, я не хочу подключать их в каждом экземпляре. Есть ли способ отметить эти два порта для компилятора…

system-verilog

09 авг '18 в 16:00

1 ответ

SystemVerilog: Как смоделировать период времени 0,5 нс с точностью до 1 нс

Учитывая мое понимание того, как точность шкалы времени используется для планирования событий в System Verilog. Возможно ли это сделать, не прибегая к умножению всех задержек?

system-verilog

10 авг '15 в 19:03

1 ответ

Поиск и замена строк в SystemVerilog

Какой самый простой способ поиска и замены строк в SystemVerilog? Например, у меня есть: string hdl_path = "DUT.my_red39"; Как мне создать новый string что заменяет красный на синий? EDA Playground link

string replace system-verilog

15 янв '15 в 18:10

2 ответа

Система Verilog Аналог для "синхронизации" Specman e

Я хотел бы спросить, что является аналогом sync Specman e в системном языке Verilog. Я это понимаю @ event_indentifier эквивалентно wait @ event Specman e. Но как насчет sync @ event?

wait system-verilog sync specman

27 мар '13 в 09:40

1 ответ

Могу ли я назначить 2 состояния из связанных битов доступа к 4 переменным состояния?

Должно ли это привести к x или 0 и, таким образом, результат будет полностью x или 0? Точность. к LRM, если мы получим доступ к 2 переменным состояния вне границ, тогда это должно быть 0. Правильно ли присвоить 0 для r2. module top; reg [1:0] r; bit…

system-verilog iverilog

13 июл '18 в 07:02

1 ответ

Как заставить UVM build_phase взаимодействовать с функцией сборки в SVunit

Я новичок в UVM и SVunit. Поскольку я пытаюсь написать модульный тест для табло, я обнаружил, что если uvm_analysis_imp Порт создается в фазе построения табло, и если мы подключим его к uvm_analysis_port в функции сборки модуля Scoreboard_unit_test …

unit-testing system-verilog uvm

07 дек '16 в 08:30

0 ответов

Регион во время verilog cbValueChange PLI

Есть ли способ найти регион (активный регион, неактивный регион, регион NBA), из которого VPI cbValueChange обратный вызов был вызван во время моделирования?

system-verilog vpi

15 мар '18 в 20:28