Описание тега xilinx-ise

Вопросы с тегом

Xilinx ISE - это пакет инструментов для программирования ПЛИС Xilinx на VHDL и Verilog.

1 ответ

Добавление последовательного порта Vivado/ISE Microzed Board-Xilinx

Я использую xillinux на своей микропроцессорной плате. Мне нужно определить новый последовательный порт на плате, используя vivado. Я смог добавить это к ядру IP, и устройство готово. Но как мне сделать этот порт видимым в Ubuntu (xillinux), как tty…

24 сен '15 в 21:09

1 ответ

Ошибка при проверке синтаксиса

module mult(a, b, p); input [16:0] a; input [16:0] b; output p; wire [31:0] p; reg i; wire pv; wire bp; assign pv = 32'b0; assign bp = {16'b0,b} ; initial begin for (i = 0; i < 32 ; i = i + 1) begin if (a[i] == 1'b1) begin pv <= pv + bp; end b…

verilog xilinx xilinx-ise

14 фев '17 в 06:09

1 ответ

Предупреждения во время синтеза, не в состоянии запустить ISim

module SimpleDDS(DAC_clk, DAC_data); input DAC_clk; output [9:0] DAC_data; // let's create a 16 bits free-running binary counter reg [15:0] cnt; always @(posedge DAC_clk) cnt <= cnt + 16'h1; // and use it to generate the DAC signal output wire cn…

verilog xilinx xilinx-ise

31 янв '17 в 14:28

2 ответа

VHDL-кодирование: 10-битное десятичное преобразование в BCD возможно ли?

Хорошего дня, Мое последнее назначение - преобразовать 10-битное десятичное число (поскольку максимальное десятичное число 10-битного составляет 1023) в 16-битное BCD. Когда десятичный входной сигнал больше или равен 1024, тогда сигнал ошибки будет …

decimal vhdl xilinx-ise bcd

23 авг '17 в 01:28

0 ответов

Альтернатива to_string() для VHDL 2002

Мне нужна функция, которая преобразует сигнал (число) в строку, чтобы иметь возможность отображать его на ЖК-дисплее. К сожалению, я должен использовать Xilinx ISE 14.7, потому что Spartan 6 не поддерживается в Vivado, который не поддерживает VHDL 2…

vhdl xilinx xilinx-ise

06 ноя '17 в 21:55

2 ответа

VHDL множитель, выход которого имеет ту же сторону своих входов

Я использую VHDL для описания 32-битного множителя, для системы, которая будет реализована на ПЛИС Xilinx, я обнаружил в Интернете, что практическое правило заключается в том, что если у вас есть входные данные размером N-бит, то выход должен иметь …

vhdl fpga xilinx-ise

23 апр '17 в 23:26

0 ответов

HDLCompiler:1731 - КОНТРОЛЛЕР СТИРАЛЬНОЙ МАШИНЫ VHDL

Я пытаюсь написать язык VHDL для контроллера стиральной машины, но не могу понять причину, по которой у меня возникают ошибки при синтезе ниже: ERROR:HDLCompiler:1731 - Line 152: found '0' definitions of operator "/", cannot determine exact overload…

vhdl xilinx-ise

11 дек '17 в 13:04

0 ответов

Действительный сигнал при подключении асинхронного FIFO (BRAM) к протоколу AURORA

Я новичок в программировании на языке VERILOG. Во-первых, я хотел бы упомянуть о своем проекте, который я делаю. В моем проекте я хотел бы соединить две платы через протокол Aurora от Xilinx, а затем посмотреть, что происходит с моей прошивкой через…

verilog xilinx xilinx-ise

08 дек '17 в 13:12

1 ответ

Взаимодействие с платой Xilinx virtex-5 FPGA

Я долгое время работал со стартовым комплектом Spartan 3e. Но сейчас я пытаюсь работать с платой virtex-5 ml505 xc5vlx110t (ff1136). И самая первая проблема, с которой я сталкиваюсь, состоит в том, что xilinx ise 14.7 не имеет пакета этой платы (он …

verilog fpga xilinx-ise virtex

22 ноя '15 в 19:07

1 ответ

Увеличение скорости симуляции Xilinx ISim

У меня есть большой дизайн ISim для Spartan-6, использующий около 6 IP-ядер Spartan-6 FPGA. Он должен работать в течение времени моделирования 13 секунд, но в настоящее время требуется 40 секунд, чтобы запустить время моделирования 1 мс. В течение 1…

vhdl simulation fpga xilinx-ise spartan

01 май '16 в 19:34

1 ответ

Соединение STD_LOGIC с однобитным STD_LOGIC_VECTOR

Я использую Xilinx ISE и сгенерировал память с помощью CORE Generator & Architecture Wizard. Проблема в том, что он создал сигнал разрешения записи (wea) как STD_LOGIC_VECTOR(от 0 до 0), что приводит к несоответствию типов: Строка ###: ошибка типа р…

casting vhdl xilinx-ise

16 апр '18 в 07:43

0 ответов

Ошибка синтеза VHDL. Сигнал blk_pointer не может быть синтезирован, плохое синхронное описание

У меня проблема с синтезом этого кода. Отображаемая ошибка: "Сигнал blk_pointer не может быть синтезирован, неверное синхронное описание. Стиль описания, который вы используете для описания синхронного элемента (регистр, память и т. Д.), Не поддержи…

vhdl fpga xilinx-ise

06 дек '14 в 21:08

0 ответов

Подравнивание FF/Latch в счетчике VHDL (XST: 1293) для Xilinx ISE

Я проектирую шину I2C и создал модуль для последовательной загрузки данных в линии REG/DATA. Для этого используется счетчик от 0 до 15. Это прекрасно работает в симуляции, поэтому я синтезировал, и при прохождении ожидаемого ПРЕДУПРЕЖДЕНИЯ: констант…

constants vhdl counter xilinx-ise

06 мар '17 в 17:35

0 ответов

Как d0 NxM Матричное умножение, используя verilog

Привет всем может кто-нибудь сказать мне, как сделать матричное умножение с помощью Verilog, я получил результат путем жесткого кодирования входных данных, но я хочу сделать в обобщенном виде... моя цель состоит в том, чтобы умножить (1X3)*(3xY) y м…

verilog matrix-multiplication fpga xilinx-ise

10 мар '16 в 04:42

1 ответ

Сброс Preg среза Dsp в virtex 6 FPGA

Вот код VHDL, где я использовал DSP в качестве единицы MACC (умножение с накоплением) с использованием примитивов, которые доступны в языковых шаблонах. На каждом 7-м тактовом цикле я сбрасываю Preg, когда я делаю так, что умноженный выход этого цик…

signal-processing vhdl xilinx-ise

05 ноя '17 в 07:01

1 ответ

Выход из петли с использованием внешнего сигнала в VHDL

Я пытаюсь записать блок данных (16 байтов, 4 слова) из моего кэша сущностей в мою другую память сущностей. Память адресуется в байтах, поэтому я могу записать только 1 байт за раз. Память обновит mem_done до 1, когда будет записан байт. Чтобы написа…

caching vhdl xilinx-ise

29 мар '15 в 22:22

1 ответ

Ошибка компилятора HDL 806 для тестового прибора Verilog HDL (регистр сдвига)

Поэтому я выполняю предварительное лабораторное задание для курса по цифровым системам, в котором мы должны тестировать определенные компоненты и в конечном итоге создать из них счетчик. У меня проблема в том, что код, который дал нам профессор, не …

verilog xilinx digital xilinx-ise

10 ноя '15 в 00:15

2 ответа

Verilog: Как задержать входной сигнал на один такт?

Я хотел бы задержать входной сигнал на один полный тактовый цикл.У меня есть код ниже, который в основном пытается изменить сигнал в позиции часов. Однако тестовый стенд показывает, что он не всегда задерживается на 1 цикл.В некоторых случаях он изм…

verilog system-verilog clock xilinx-ise

14 окт '16 в 07:01

0 ответов

Verilog код для разделения исходного сигнала размером 1000

Я новичок в Verilog, поэтому, пожалуйста, помогите мне со следующим кодом, который я хочу реализовать: module division (input clk, input rst, input [15:0]din, output [15:0]out); reg signed [15:0] a;//this will have max value among din value reg sign…

verilog system-verilog xilinx xilinx-ise iverilog

22 июн '16 в 10:26

1 ответ

Сообщаете std_logic_vector как целое число без знака в ISim?

Вот библиотеки, которые я использую: library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; сигнал: signal CountTemp : std_logic_vector(15 downto 0); и отчет отчета: report "Actual CountTemp: " & in…

vhdl xilinx xilinx-ise

06 авг '15 в 13:45