Описание тега synthesis

Описание тега Вопросы с тегом

Синтез превращает описание схемы высокого уровня в реализацию в логических вентилях.

2 ответа

Очень запутанная ошибка без указания причины

Может кто-нибудь сказать мне, почему я получаю эту ошибку? Я все еще очень плохо знаком с Verilog, так что прошу прощения за любые очевидные недостатки. Спасибо! module func(clk,d,out); input [3:0] d; input clk; reg [3:0] q[1:0]; output [3:0] out; a…

verilog system-verilog synthesis

26 май '13 в 07:02

1 ответ

Получение неправильных результатов в симуляции после синтеза

Я пишу код для Matrix Transpose в VHDL, я беру ввод в основной строке и один элемент матрицы для каждого тактового цикла и сохраняю данные в основном формате столбца, после чего я отправляю данные в элементе основного формата столбца по элементам ка…

vhdl fpga synthesis

18 май '13 в 21:56

3 ответа

VHDL XST неправильно синтезирует

Я работал над конвейером сортировки пакетов в VHDL, используя Xilinx ISE 14.2. Чтобы сделать структуру общей, я написал несколько алгоритмов в пакете, которые будут определять, как соединять сортировочные узлы. Интересно, что когда я разрабатываю те…

vhdl xilinx synthesis

28 дек '12 в 11:59

1 ответ

Чувствительность к регистру при использовании модуля Verilog в VHDL

Во время смешивания VDHL и Verilog я столкнулся с проблемой чувствительности к регистру. Параметр "APB_ADDR" записывается в верхнем регистре, а провод "apb_addr" - в нижнем. Поскольку Verilog чувствителен к регистру, он может различаться для двух вы…

verilog vhdl case-sensitive case-insensitive synthesis

03 июл '16 в 10:35

2 ответа

Что быстрее с точки зрения закрытия времени, нескольких "если" или "если-еще"?

Допустим, у меня есть логика, зависящая от трех сигналов a, b, а также c назначить переменную d, Если бы я знал a а также b а также c логически (как я знаю, так и будет, инструмент не обязательно сможет это выяснить) будут взаимоисключающими, что бу…

if-statement verilog synthesis

17 окт '18 в 17:22

1 ответ

Сопоставить булеву функцию с ячейками

Мне нужно сопоставить известное логическое выражение с вентилями AND,OR,NOT оптимально (или почти оптимально:D), т. Е. Выполнить привязку библиотеки к ячейке для выражения (также называемое технологическим сопоставлением). Выражение имеет 4 входные …

boolean-expression minimize synthesis circuit-diagram

17 июн '13 в 13:49

1 ответ

Можем ли мы использовать троичный оператор внутри всегда блока? Является ли оператор MOD(%) синтезируемым?

Я пытаюсь использовать троичный оператор внутри всегда блока, это синтезируемый. И является ли оператор MOD (%) синтезируемым в verilog? потому что, когда я симулирую код, результаты кажутся правильными, а когда реализованы на аппаратном уровне, это…

verilog hdl vivado synthesis

27 окт '16 в 06:25

0 ответов

Синтезируемая задержка в состоянии VHDL FSM

В настоящее время я нахожусь в процессе написания VHDL-описания устройств, управляющих Sitronix ST7066U и ЖК-модулем 1602A-1 для Xilinx Virtex-7, используя Vivado Suite в качестве моей среды. Блок обработки сообщений моделируется с помощью FSM с дву…

vhdl delay xilinx vivado synthesis

03 авг '17 в 10:10

1 ответ

Что такое "сеть" в синтезе ЛПВП?

Я новичок в синтезе схем, и я часто сталкивался с словом net, но мне так и не удалось найти его стандартное определение. Мне кажется, что это относится к любому виду "черного ящика", где он получает входные данные и производит выходные данные. Таким…

verilog hdl synthesis

03 мар '17 в 10:24

1 ответ

.net синтезатор

Я ищу синтезатор, который я могу интегрировать с моим приложением.NET. Есть ли здесь какие-либо.NET-синтезаторы? Есть ли способ интеграции VST-плагинов в ваше приложение.NET? Я хочу создавать звуки, основанные на MIDI-входе, желательно звуки, которы…

c# .net audio synthesis vst

21 май '12 в 09:12

1 ответ

Verilog asynch mem в Xilinx

Я пытаюсь создать операцию сдвига памяти в verilog, и мне было интересно, как лучше это сделать. Пример кода: reg [MSB:0] a [0:NO_OF_LOCATIONS]; // after some processing for(i =0; i <= NO_OF_LOCATIONS; i= i+1) a[i] = a[i+1] Если я использую ROM в…

verilog fpga xilinx synthesis

27 фев '15 в 07:50

0 ответов

Синтез одного этапа трубопровода

Есть ли какой-нибудь чистый / автоматизированный способ изолировать один этап конвейера в FSM и синтезировать только этот?Для уточнения: мне нужно провести некоторый анализ времени на одной стадии конвейера (грубо говоря, на стадии выполнения).Интер…

verilog synthesis finite-state-machine synopsys-vcs

05 авг '14 в 21:01

1 ответ

Создание миди-файлов в Python, которые являются полифоническими и разными инструментами

Я ищу миди-библиотеку в Python, которая позволила бы мне создать полифонический миди-файл с использованием различных инструментов. То, что здесь рекомендуется, это MidiUtil. Хотя, кажется, есть поддержка полифонии, я не могу изменить инструмент с фо…

python midi music synthesis

10 дек '12 в 06:20

1 ответ

Что происходит, когда целое число выходит за пределы диапазона в VHDL?

Допустим, у вас есть сигнал, определенный следующим образом: signal test_count : integer range 0 to 11; Теперь, если test_count когда-либо опускается ниже 0 или выше 11 в симуляции, это немедленно приведет к сбою симуляции. Что мне интересно, что пр…

vhdl synthesis

18 дек '13 в 16:39

1 ответ

Lattice ICE5LP4K FPGA: как добавить HFOSC для пользователя vhdl

У меня проблемы с использованием внутреннего генератора для решетки ICE5LP4K. В соответствии с приложением к руководству по использованию генератора iCE40 код в verilog должен выглядеть следующим образом: SB_HFOSC OSCInst0 ( .CLKHF_EN(ENCLKHF), .CLK…

fpga synthesis lattice-diamond

07 июн '18 в 11:39

3 ответа

Смешанный дизайн VHDL и Verilog: какие бесплатные инструменты моделирования и / или синтеза?

Я разрабатываю дизайн смешанной HDL с использованием VHDL и Verilog IP. Какой инструмент я могу использовать для его моделирования и синтеза бесплатно, если мой целевой поставщик FPGA еще не выбран?

verilog vhdl simulation synthesis

29 ноя '12 в 10:01

3 ответа

Хранить std_logic биты в порядке возрастания в большом массиве

У меня есть массив из 2048 битов, и я хотел бы хранить входящие биты от 0 до 2047 в порядке возрастания битов, как это происходит в FPGA на каждом переднем фронте тактового цикла. Например: array[0] <= 1st bit array[1] <= 2nd bit ... .. array[…

verilog vhdl fpga synthesis asic

03 янв '14 в 13:25

1 ответ

Infinte HDL синтез

Всякий раз, когда я пытаюсь синтезировать мой код, он попадает в бесконечный цикл, т. Е. Застревает на СИНТЕЗЕ HDL. Я не использовал никаких петель. Но проблема сохраняется. Пожалуйста, помогите в этом отношении -------------------------------------…

vhdl hdl synthesis

02 апр '14 в 18:05

1 ответ

Использование Verilog Case Statement с непрерывным назначением

Я пытаюсь выполнить непрерывный перевод в Verilog от некоторых значений Greycode до некоторых двоичных значений. То есть я пытаюсь принять значение серого кода, поступающее на одну шину, и постоянно преобразовывать его в двоичное значение на другой …

verilog hardware synthesis

08 июн '18 в 18:12

2 ответа

VHDL предупреждение "Предупреждение (13024): выходные контакты застряли на VCC или GND" на критически важном выходе

В настоящее время я работаю в проекте, где я должен взять описание высокого уровня алгоритма Фибоначчи (C) и преобразовать его в модуль RTL, написанный на VHDL. Для этого необходимо преобразовать такое высокоуровневое описание в синтезируемый VHDL-к…

vhdl synthesis rtl

28 мар '14 в 20:41