Описание тега quartus

Описание тега Вопросы с тегом

По вопросам о Quartus, программном инструменте, разработанном Altera / Intel для помощи в проектировании, анализе и синтезе проектов HDL, включая FPGA и CPLD.

0 ответов

VHDL, есть ли способ, использовать по модулю более 64 бит без знака?

У меня есть два 115-битных неподписанных вектора. Я должен сделать несколько мод расчетов на них, но Quartus показывает эти ошибки. Error: In lpm_divide megafunction, LPM_WIDTHN must be less than or equals to 64 Error: In lpm_divide megafunction, LP…

01 июн '18 в 00:03

4 ответа

В Verilog я пытаюсь использовать $readmemb для чтения.txt файла, но он только загружает xxxxx (не заботится) в память

Мне нужно загрузить память с некоторыми данными первоначально в двоичном формате. Я читал, что $readmemb может быть использован для этого, и есть даже способ сделать синтезируемым. Итак, я создал другой модуль с именем RAM_IN (который не является мо…

memory verilog quartus test-bench

10 май '16 в 10:28

0 ответов

Несоответствие направления порта в простом компоненте VHDL

Я внедряю процессор MIPS в VHDL с использованием Quartus II, и один из моих компонентов вызывает ошибку, которая полностью меня сбивает с толку. У меня есть следующий компонент: library ieee; use ieee.std_logic_1164.all; entity HazardDetectionUnit i…

vhdl quartus

11 апр '18 в 14:25

0 ответов

Почему я получаю эти ошибки

МОЙ dflipflop[где он не будет искать переменные ][2] отображение списка ошибок

compiler-errors vhdl quartus flip-flop

21 ноя '18 в 01:47

1 ответ

Как создать пакет VHDL с компонентом и без тела пакета?

В Quartus 16.0 у меня есть foo.vhd а также bar.vhd файлы, каждый из которых содержит действующий / рабочий объект и соответствующую архитектуру. Я пытаюсь создать пакет с foo а также bar в этом. У меня есть что-то вроде этого: library ieee; use ieee…

vhdl quartus

11 июл '17 в 14:38

0 ответов

Соединение сетей в редакторе назначений - Quartus

В настоящее время у меня есть проект Qsys, состоящий из процессора NIOS II (и периферийных устройств), блока PIO, а также одного моего собственного компонента, который имеет два входа и восемь выходов. Я хотел бы, чтобы входы управлялись с PIO, а во…

verilog quartus nios qsys

03 янв '16 в 12:24

1 ответ

Как использовать / объявить целочисленное значение без знака в VHDL?

Я пытаюсь создать базовый торговый автомат на плате Altera DE1-SoC. Мой вопрос связан с попыткой кодирования автомата, который будет контролировать процесс продажи. Как вы отслеживаете добавляемую стоимость $ между состояниями? Я думаю, что код, кот…

vhdl hdl quartus altera

05 ноя '15 в 21:12

1 ответ

Я пытаюсь сделать код в Verilog Quartus для 8-битного 2x1 MUX, но у меня есть ошибки в коде

module muxx(M, X, Y, S, SW,LEDR,LEDG) ( input [17:0]X, input [17:0]Y, output [15:0]LEDR, output [7:0]LEDG, output [7:0]M ); if S=0; M=X; while if S=1; M=Y; wire [7:0] X = SW[7:0]; wire [7:0] Y = SW[15:8]; wire S = SW[17]; input SW[17]; input[17:0]SW…

verilog quartus

16 окт '18 в 17:17

1 ответ

Ошибка (10500): синтаксическая ошибка VHDL в big_adder.vhd(24) рядом с текстом ""; ожидая ")" или ","

Я получаю эту ошибку в quartus о синтаксической ошибке, но не могу найти ее: программа является универсальным сумматором для 8 бит LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY big_adder IS PORT (a, b: IN STD_LOGIC_VECTOR(31 DOWNTO 0); cin: IN S…

quartus

24 фев '19 в 00:45

1 ответ

Как увидеть триггеры конечного автомата в Quartus II

У меня есть схема, созданная VHDL код в Квартус II. Там у меня есть конечный автомат. Я выбрал тип кодировки: one-hot, У меня 9 штатов и поэтому у меня должно быть 9 триггеров. Можно ли посмотреть, как Quartus реализует их на схеме? Я могу видеть то…

vhdl state-machines quartus

24 июн '16 в 22:39

3 ответа

VHDL testbench для устройства, которое использует два ранее определенных и проверенных объекта

Предупреждение: это будет долго. Извините, если это слишком многословно. Я только начинаю изучать FPGA и VHDL, используя Quartus Prime. За последние несколько дней я научил себя: Как написать VHDL Как сделать компонент Как написать тестовый стенд Ка…

vhdl quartus test-bench

04 июл '18 в 11:02

1 ответ

Verilog-код с неправильной формой волны (схема Mutliplier)

module multiplication (multiplier, multiplicand, product, clk); input [3:0] multiplier; input [4:0] multiplicand; input clk; output [7:0] product; reg [7:0] product; initial begin product [7:4] = 4'b0000; product [3:0] = 4'b1100; end always @ (posed…

verilog quartus

09 дек '16 в 10:31

1 ответ

Выводные защелки в Verilog/SystemVerilog

Операторы в процедурных блоках выполняются последовательно, так почему ни один из блоков block1, block2 или block3 не выводит защелку? module testing( input logic a, b, c, output logic x, y, z, v ); logic tmp_ref, tmp1, tmp2, tmp3; //reference alway…

memory verilog system-verilog quartus

24 янв '15 в 22:40

1 ответ

Проблемы, связанные с продолжительностью синтеза Quartus

Я использую Quartus II 13.0sp1 (64-bit) Web Edition. Я использовал для разработки своих модулей в симуляторе ModelSim. К сожалению, когда я попытался протестировать свою программу, используя Altera Kit через Quartus II 13.0sp1. Запуск программы зани…

vhdl fpga modelsim quartus altera

18 фев '14 в 22:06

1 ответ

10028 10166 и 10029 Quartus Error

Привет, я все еще новичок в письменной форме в системе Verilog. Я столкнулся с этими ошибками сегодня. Я знаю, что это значит, но я не мог понять, где ошибка. Было бы хорошо, если бы кто-то здесь мог помочь мне указать, где это. module control ( /* …

verilog system-verilog quartus altera

05 фев '17 в 05:56

1 ответ

Quartus D Flip Flop с асинхронным сбросом

Мне нужен DFF с асинхронным сбросом в моей диаграмме. Есть ли у четверки? Если нет, как я могу это реализовать?

quartus flip-flop

17 дек '14 в 21:21

3 ответа

libpng12.so.0: невозможно открыть общий объектный файл: неправильный класс ELF: ELFCLASS64

Я пытаюсь установить Quartus 13.0 на Docker-контейнер, но у меня проблема с libpng12 lib. builder@580847ded665:~$ ls -ld $(locate -r libpng.*\.so.*) lrwxrwxrwx. 1 root root 18 Jan 6 2016 /lib/x86_64-linux-gnu/libpng12.so.0 -> libpng12.so.0.54.0 -…

linux docker shared-libraries quartus

21 дек '17 в 11:01

1 ответ

Файл формы волны не работает при моделировании

Когда я нажимаю под кнопкой Run functional SimulationЯ вижу эту ошибку: Determining the location of the ModelSim executable... Using: C:\altera\13.1\modelsim_ase\win32aloem To specify a ModelSim executable directory, select: Tools -> Options -&gt…

quartus

07 мар '15 в 19:54

0 ответов

Булево уравнение квадратурного декодера

Чтобы реализовать счетчик положения из квадратурных входов, я использовал следующую таблицу истинности: Подобное изображение Моё логическое уравнение (где Ap и Bp - предыдущее значение A и предыдущее значение B соответственно) для Направления и Счет…

vhdl encoder quartus

09 июн '16 в 03:04

1 ответ

Симуляция запуска Modelsim из Quartus не работает должным образом

Это испытательный стенд `timescale 1 ps/ 1 ps module sum_fix_vlg_tst(); reg select; reg [7:-8] valor_a; reg [7:-8] valor_b; // wires wire [8:-8] result_fx; sum_fix i1 ( .result_fx(result_fx), .select(select), .valor_a(valor_a), .valor_b(valor_b) ); …

verilog modelsim quartus test-bench

08 фев '16 в 12:07