Описание тега modelsim

Описание тега Вопросы с тегом

ModelSim - популярный симулятор и среда отладки для VHDL, Verilog и SystemC. Он используется в автоматизации проектирования электроники для разработки и проверки электронных (в основном цифровых) модулей и систем для реализации на программируемых вентильных массивах или интегральных схемах.

1 ответ

Чего мне не хватает в этой симуляции?

Я пытаюсь написать VHDL-код для драйвера клавиатуры, для которого мне нужно прочитать 8-битный из 11-битного вектора, чтобы не усложнять ситуацию, это процесс, который считывает входные сигналы (есть сигналы CLK и Data). KEYBOARD_SYNC : process(CLK,…

vhdl modelsim

01 янв '16 в 15:23

1 ответ

Выполнять команды tcl, как только сигнал имеет значение в ncsim

Как пользователь modelsim я привык писать что-то вроде следующих строк в моем do-файле. when -label supersignal {supersignal == '1'} { stop ; puts "blah" do_something } run -all Это запускает симуляцию в modelsim и как только мой VHDL-сигнал supersi…

tcl modelsim cadence

07 авг '14 в 09:29

1 ответ

Я не могу принудительно ввести значение в файл реестра "Thereg"

module myRegister (input clk, input [3:0] write, input [3:0] read1, input [3:0] read2, input [3:0]writedata); reg[3:0]thereg[7:0]; reg [3:0]readdata1; reg [3:0]readdata2; always @(posedge clk) begin readdata1=thereg[read1]; readdata2=thereg[read2]; …

module verilog clock cpu-registers modelsim

05 фев '15 в 01:06

0 ответов

Verilog Simulation: разное поведение, одно и то же состояние

Я проектирую процессор на плате Alteras DE1, и ради него я решил использовать JAVA BYTECODES в качестве набора инструкций. Проблема в том, что когда инструкция iadd приходит, я получаю два разных поведения, область стека, которая является мегафункци…

verilog fpga modelsim

26 авг '16 в 01:18

2 ответа

Сигнал не изменяет состояние в iSim

Я пытаюсь построить простой генератор импульсов для CPLD в VHDL. У меня есть ряд простых операторов if, которые должны выполнять определенные задачи в зависимости от состояния входа шины, подключенной к модулю. entity pulse_gen is Port ( CLK : in ST…

vhdl modelsim

14 окт '13 в 08:36

0 ответов

Как включить запись дельта-цикла в Synopsys VCS (DVE) при времени =0?

Я пытаюсь просмотреть дельты времени в симуляциях с использованием DVE и Modelsim. В Modelsim я могу довольно легко просматривать дельты времени в time=0, и это выглядит так: Принимая во внимание, что в Synopsys VCS (DVE) я не могу показать разницу …

verilog simulation timedelta modelsim synopsys-vcs

01 мар '17 в 01:23

2 ответа

Степенная функция в VHDL

Я хочу сделать функцию власти, используя VHDL, где мощность является плавающим числом, а число является целым числом (всегда будет "2"). 2 ^ некоторое плавающее число. Я использую библиотеку ieee и (fixed_float_types.all, fixed_pkg.all и float_pkg.a…

vhdl modelsim

28 апр '13 в 19:09

0 ответов

Ошибка модели "не символ оператора"

Я написал код, но ModelSim сказал: "unsigned2hexstring" не является символом оператора. Что я должен изменить и как использовать мой пакет, такой как библиотека? Будет ли это нравится: библиотека ieee; использовать ieee.std_logic_1164.all; использов…

vhdl fpga modelsim asic

15 ноя '16 в 11:30

2 ответа

Испытательный стенд нескольких архитектур

Извините, я новичок на этом сайте, но я искал ответы почти 2 дня подряд. Я новичок в VHDL, и назначение попросило сделать простой 16-битный АЛУ. Для этого ALU требуется 2 архитектуры: поведенческая, а также дизайн RTL. У меня есть код для этого, нас…

vhdl modelsim altera alu

23 сен '13 в 19:18

1 ответ

Автоматическое включение файла во все системные файлы verilog

Я принял несколько коллег.sv файлов от коллеги, и каждый из них не удается скомпилировать, поскольку в нем отсутствуют `определенные переменные окружения, хранящиеся в файле с именем"globals.sv". Добавление строки `include "globals.sv" к началу кажд…

system-verilog modelsim

14 окт '16 в 04:21

1 ответ

VHDL 2008 не может управлять сигналом с псевдонимом внешнего имени

Пожалуйста, взгляните на следующий код, а именно на 3 закомментированные строки в конце. Я смоделировал это с помощью Questasim 10.6c: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity alias_extname_driving_signal is port( …

vhdl modelsim questasim

19 янв '18 в 18:14

1 ответ

Regd: регистрация маркеров подтверждения

Как сделать маркеры перевернутого треугольника видимыми в среде Кестима. Я использую подстановочный оператор для регистрации сигнала (.wlf). Маркеры используются для отладки проверки на основе утверждений.

verilog system-verilog modelsim

15 окт '14 в 21:05

3 ответа

VHDL - Симуляция тестового стенда ModelSim зависает при отправке "run"

У меня проблема с тестовым стендом, который я разрабатываю для аппаратного алгоритма бабочки для вычисления преобразования Фурье. Я пытаюсь прочитать серию файлов входных данных (32-битных векторов) и записать выходные данные в некоторые другие выхо…

io vhdl modelsim

09 янв '15 в 21:30

2 ответа

Как отображать текст в кривых в моделях

У меня есть сигнал reg [1:0] BRESP соответствует 4 строковым значениям: okay, exokay, slverr, decerr, Как я могу отобразить эти значения в форме сигнала в сигнале BRESP?

verilog modelsim waveform

01 янв '17 в 13:45

0 ответов

ALU не работает в первой волне (verilog)

Я использую Verilog для создания АЛУ! поэтому я пишу код и модуль, который здесь: module full_adder ( A, B, Cin ,S, Cout); output S, Cout; input A, B, Cin; assign {Cout, S} = A + B + Cin; endmodule //--------- module adder2bit (A,B,Cin,S,cout); inpu…

module verilog modelsim alu

03 июн '17 в 21:05

0 ответов

Любые альтернативы для цикла в Verilog

Мне нужно сделать CORDIC-симулятор в Verilog, однако код, который я использую, содержит цикл for, и использование "for" не разрешено для этого проекта. Кто-нибудь знает какие-либо альтернативные утверждения, которые могут быть использованы вместо эт…

for-loop switch-statement verilog modelsim cordic

14 апр '16 в 18:45

0 ответов

Булочки для ПЛИС?

Есть ли кто-то, кто использовал ' Scons' вместо ' make' для довольно больших проектов FPGA? Это вышло из коробки или все еще есть какие-то хакерские атаки для языка VHDL или Verilog? А как насчет интеграции с Modelsim/ISE/Vivado/Quartus? Или я долже…

verilog vhdl fpga scons modelsim

29 янв '13 в 08:57

2 ответа

Modelsim изменить отображаемое значение radix переменных в режиме отладки

Я могу изменить основание отображаемого значения, когда я работаю с курсором над переменной? Так что, если при наведении курсора мыши на переменную в режиме отладки (потому что была достигнута точка останова), двоичное основание для меня бесполезно.…

vhdl modelsim

15 окт '15 в 15:20

1 ответ

Проблемы, связанные с продолжительностью синтеза Quartus

Я использую Quartus II 13.0sp1 (64-bit) Web Edition. Я использовал для разработки своих модулей в симуляторе ModelSim. К сожалению, когда я попытался протестировать свою программу, используя Altera Kit через Quartus II 13.0sp1. Запуск программы зани…

vhdl fpga modelsim quartus altera

18 фев '14 в 22:06

1 ответ

Карта портов VHDL RAM

У меня есть оперативная сущность, и я хочу получить к ней доступ от 2 разных других сущностей A и B. Я создаю карту портов сущностей как в A, так и в B, но когда я начинаю симуляцию на моделях, я получаю два оперативных диска, один для сущности A и …

vhdl modelsim

06 апр '13 в 18:03