Описание тега hdl

Описание тега Вопросы с тегом

HDL - это язык описания оборудования, язык программирования, используемый для разработки микросхем. Двумя основными из них являются Verilog и VHDL.

1 ответ

Как умножить матрицы, содержащие числа с плавающей запятой в FPGA?

Я хотел бы задать вопрос о матричном умножении в HDL. В течение 6 месяцев я изучал FPGA и дизайн ASIC, но все еще не обладаю достаточным опытом для программирования FPGA с использованием Verilog/VHDL. У меня был быстрый поиск и я обнаружил, что Veri…

10 авг '17 в 19:47

1 ответ

verilog, почему это незаконная ссылка на сеть

Я новичок в Verilog, но я не понимаю, почему это недопустимая ссылка на сеть для сигнала (subcounter_of_counter). Я имею в виду это комбинационная логика заранее спасибо:) wire [n-1:0] subcounter_of_counter; reg [n-1:0] mask,free; always @(*) begin …

verilog hdl digital digital-logic

12 ноя '16 в 23:09

1 ответ

Ошибка при создании задачи в отдельном файле в verilog

module tb(); reg [7:0] a = 1; reg [7:0] b; initial begin AddTask(a, b); $display("%d", b); end task AddTask; input [7:0] a; output reg[7:0] b; begin b = a + 1; end endtask endmodule Приведенный выше код скомпилирован и смоделирован правильно; Но я х…

verilog hdl

15 мар '16 в 08:04

1 ответ

Как я могу отладить свой verilog-код для объединения MSB в LSB с 2 4-битным числом?

Жалуется Input a<2:0> а также Input b<2:0> никогда не используется. Выход просто отображает объединение a[3] а также b[3] (a = 1001, b = 1100). module stone(a,b,rslt); input [3:0] a,b; output reg [0:1] rslt; integer i; always @(a,b) begi…

verilog hdl

12 апр '15 в 19:56

1 ответ

Как использовать / объявить целочисленное значение без знака в VHDL?

Я пытаюсь создать базовый торговый автомат на плате Altera DE1-SoC. Мой вопрос связан с попыткой кодирования автомата, который будет контролировать процесс продажи. Как вы отслеживаете добавляемую стоимость $ между состояниями? Я думаю, что код, кот…

vhdl hdl quartus altera

05 ноя '15 в 21:12

2 ответа

Как просмотреть форму волны памяти?

Я не могу посмотреть memory используя gtkwave: module internal_memory( output [31:0] hrdata, input mem_enable, input [31:0] haddr, input [31:0] hwdata, input hwrite, input hreset, input hclk ); reg [31:0] memory [0:1023]; // <-------------- can't…

verilog hdl waveform

25 ноя '11 в 02:39

1 ответ

Можем ли мы использовать троичный оператор внутри всегда блока? Является ли оператор MOD(%) синтезируемым?

Я пытаюсь использовать троичный оператор внутри всегда блока, это синтезируемый. И является ли оператор MOD (%) синтезируемым в verilog? потому что, когда я симулирую код, результаты кажутся правильными, а когда реализованы на аппаратном уровне, это…

verilog hdl vivado synthesis

27 окт '16 в 06:25

1 ответ

Как мне выразить логическое выражение, состоящее из AND, OR и NOT, используя только AND и NOT?

Скажем, у меня есть следующее логическое выражение: (A^B^C) v (~A^~C) Как я могу выразить это, используя только AND (^) и NOT (~)? Я не хочу ответа, просто как я буду делать это.

boolean-logic discrete-mathematics hdl circuit

24 янв '13 в 16:03

2 ответа

Что использовать для компиляции и моделирования программ Verilog в Mac OS X 10.6.8?

Я учусь на втором курсе. Я должен моделировать программы Verilog как часть моей учебной программы. Но, к сожалению, мой колледж использует Xilinx ISE, и он не доступен для Mac. Поэтому, пожалуйста, помогите мне с лучшим программным обеспечением, а т…

macos verilog hdl

14 окт '13 в 21:37

1 ответ

Что такое "сеть" в синтезе ЛПВП?

Я новичок в синтезе схем, и я часто сталкивался с словом net, но мне так и не удалось найти его стандартное определение. Мне кажется, что это относится к любому виду "черного ящика", где он получает входные данные и производит выходные данные. Таким…

verilog hdl synthesis

03 мар '17 в 10:24

1 ответ

Модуль производит правильный вывод один, но не при создании экземпляра

Я сделал простой тикер-модуль, который выдает рик каждый раз, когда счетчик достигает 163. Вот код для него: module baud_gen( input clock, input reset, output tick ); reg [7:0] count; always @ (posedge clock) begin if(reset || (count == 163)) count …

verilog hardware fpga hdl

22 ноя '13 в 01:04

0 ответов

Различное поведение битовых файлов с одинаковым кодом, но разными стратегиями, сформированными в Xilinx Vivado 2018.1

Я запустил две реализации для одного и того же синтеза, один с включенным Refine_Placement + Post_route_and_Phy_optimization(директива по умолчанию), а другой с Refine_Place + Post_route_and_Phy_optimization (директива агрессивный_explore). Оба сфор…

verilog fpga xilinx hdl

21 янв '19 в 06:16

1 ответ

Что означают "&" и "%" в операторах -&, -%, +&, +% в Chisel3?

Я пытаюсь изучить Chisel3 на примере GCD, приведенном на официальной веб-странице. В этом примере используется оператор с именем -%, что это значит? Это не объясняется на странице оператора Wiki. И Cheatsheet говорит "вычитание" как обычный символ в…

scala hdl chisel

08 ноя '16 в 09:43

3 ответа

Как исправить этот нерекурсивный алгоритм сортировки нечетных и четных слияний?

Я искал нерекурсивный алгоритм сортировки нечетных и четных слияний и нашел 2 источника: книга от Седжвик Р. этот ТАК вопрос Оба алгоритма идентичны, но неверны. Результирующая сеть сортировки не является сеткой сортировки с нечетным четным слиянием…

c sorting mergesort hdl sorting-network

22 дек '15 в 23:42

2 ответа

Verilog многомерная ошибка

Это утверждение: reg [7:0] register_file [3:0] = 0; Выдает эту ошибку: Error (10673): SystemVerilog error at simpleprocessor.v(27): assignments to unpacked arrays must be aggregate expressions Прежде всего, я использую Verilog, а не SystemVerilog, т…

verilog cpu-registers processor hdl instructions

03 авг '14 в 00:57

1 ответ

Тестовый код Verilog с использованием gEDA и iVerilog

Моя задача - кодировать простой декодер 2-4, а затем отображать возможные результаты и форму волны. Я использую комплект gEDA вместе с Icarus Verilog (iVerilog) в качестве компилятора и GTKWave для сигнала. Я впервые пишу с Verilog или работаю с пак…

verilog hdl icarus

25 ноя '14 в 02:27

3 ответа

Verilog Finite State Machine

Я пытаюсь создать конечный автомат в Verilog. В системе 4 1-bit входные rst, clk, A, B и один выход, Z, Z равно 1, если либо: A имел одинаковое значение на последних двух фронтах тактового сигнала. или B был высоким (1) на каждом фронте тактового си…

verilog hdl

24 сен '12 в 17:44

1 ответ

Путать между защелкой и триггером

Если используется основанная на защелках и техника стробирования тактовых импульсов, то каково будет поведение защелки для этой схемы ниже? Кто-нибудь может сказать ожидаемое поведение для того же? Поскольку у защелки нет часов, но схематично показа…

verilog hdl rtl

29 мар '16 в 05:45

1 ответ

Как SystemVerilog реализует динамические функции языка?

Я начал изучать SystemVerilog, и я читаю о новых типах, таких как: строки динамические / ассоциативные массивы очереди Мне интересно, как они могут быть реализованы в оборудовании из-за их динамической природы; это то, что они предназначены только д…

system-verilog hardware fpga hdl

18 фев '18 в 20:42

1 ответ

Работа с двоичными числами как скалярами в Matlab

Я работаю с функцией MATLAB, которая использует числа в двоичной базе. Для этого он использует функцию dec2bin преобразовать целое число в массив символов, содержащий двоичную информацию. Проблема в том, что я планирую использовать HDL Coder для соз…

matlab hdl hdl-coder

08 май '18 в 18:08