Описание тега vivado

Описание тега Вопросы с тегом

Vivado® Design Suite - это среда разработки, опубликованная Xilinx для проектирования с помощью своих устройств FPGA.

1 ответ

Добавление последовательного порта Vivado/ISE Microzed Board-Xilinx

Я использую xillinux на своей микропроцессорной плате. Мне нужно определить новый последовательный порт на плате, используя vivado. Я смог добавить это к ядру IP, и устройство готово. Но как мне сделать этот порт видимым в Ubuntu (xillinux), как tty…

24 сен '15 в 21:09

2 ответа

Сценарии в Vivado

Я использую Vivado для запуска моих кодов Verilog. Хотя я не вижу никаких ошибок при выполнении синтеза и реализации, поток битов не может быть построен. Это ошибка, которую я получаю: ОШИБКА: [Drc 23-20] Нарушение правила (NSTD-1) Неуказанный станд…

scripting constraints tcl vivado parallella

22 июл '14 в 20:51

0 ответов

Ошибка при установке Vivado 2015.2

Я пытаюсь установить Vivado 2015.2 на 64-разрядную версию Win7, и всегда получаю следующее сообщение: При установке файлов возникла следующая неустранимая ошибка: не удалось открыть архив E:\Xilinx_Vivado_SDK_Win_2015.2_0626_1\Xilinx_Vivado_SDK_Win_…

installation vivado

23 май '18 в 11:06

1 ответ

Можем ли мы использовать троичный оператор внутри всегда блока? Является ли оператор MOD(%) синтезируемым?

Я пытаюсь использовать троичный оператор внутри всегда блока, это синтезируемый. И является ли оператор MOD (%) синтезируемым в verilog? потому что, когда я симулирую код, результаты кажутся правильными, а когда реализованы на аппаратном уровне, это…

verilog hdl vivado synthesis

27 окт '16 в 06:25

0 ответов

Clock Wizard IP влияет на критический путь

Я использую оценочную плату Virtex-7 с тактовой частотой 200 МГц. Мой дизайн имеет критический путь менее 4 нс. Я пытаюсь использовать мастер часов IP для генерации тактового сигнала 120 МГц из входного тактового сигнала 200 МГц. Тем не менее, я сто…

fpga vivado virtex

05 янв '18 в 20:25

0 ответов

Синтезируемая задержка в состоянии VHDL FSM

В настоящее время я нахожусь в процессе написания VHDL-описания устройств, управляющих Sitronix ST7066U и ЖК-модулем 1602A-1 для Xilinx Virtex-7, используя Vivado Suite в качестве моей среды. Блок обработки сообщений моделируется с помощью FSM с дву…

vhdl delay xilinx vivado synthesis

03 авг '17 в 10:10

1 ответ

Как я могу выбрать один из вариантов с кодом не в процессе в VHDL?

Я начал самостоятельно изучать язык VHDL несколько недель назад, и я очень новичок; У меня есть некоторые трудности в коде. begin SL: sub_layer port map( data_in => data_key_added, data_out => data_substituted ); Мне нужно выполнить приведенны…

vhdl simulation vivado

23 мар '18 в 11:29

3 ответа

Программа сборки голого металла на Zynq без Vivado/SDK

У меня есть вопрос к тем, кто знаком с Xilinx Zynq и связанными с ним инструментами проектирования.... Можно ли скомпилировать и запустить C-код для Zynq 7010 ( плата разработчика Zybo), БЕЗ использования цепочки инструментов Xilinx (Vivado / SDK)? …

assembly arm xilinx vivado zynq

19 янв '17 в 20:55

1 ответ

Отвечая на вопрос о дизайне FPGA с IP-ядрами

Я новичок в Verilog, также FPGA, и в настоящее время я работаю над проектом. Я выполняю блоки канального кодирования для стандарта вещания DVB-S2, включая кодер BCH, скремблер и вставку BBheader. Я использую Vivado 2015.4 для проектирования оборудов…

algorithm verilog fpga xilinx vivado

15 окт '18 в 13:31

1 ответ

ОШИБКА: невозможно найти числовой литеральный оператор 'operator' 'U'?

Я использую компилятор ARM v7 g++ на Vivado и SDK 2017.4. У меня был тот же код, работающий без проблем, но теперь он выдает эту ошибку после изменения чего-то, что, по-видимому, не связано с этим. Я отменил изменения, но они все еще жалуются. ../..…

c++ xilinx vivado zynq

29 янв '18 в 20:20

2 ответа

Часы DDR3 Xilinx MIG

Я пытаюсь читать и писать с оперативной памяти DDR3, подключенной к моей FPGA Artix-7. Я использую MIG-7, чтобы создать свой IP в Vivado 2015.1. IP-адрес имеет два входных тактовых сигнала, опорные и системные часы. Я использую внутренний IP (FPGA в…

memory ip clock vivado

05 авг '15 в 16:57

3 ответа

Потоковые интерфейсы AXI в IP-генераторе системы Xilinx

У меня есть пример дизайна в системном генераторе для обработки изображений, который имеет одно входное изображение и одно выходное изображение. Я хотел бы отправлять данные через потоковый интерфейс AXI и экспортировать их в виде IP-ядра в IP-интег…

image-processing vivado vivado-hls

01 фев '17 в 05:33

2 ответа

Инициализация и использование SD-карты после перехода с vivado 2015.2 на 2016.4 не работает

--------------- РЕДАКТИРОВАТЬ: Дополнительное примечание ------------------------------- ---------- Мы только что попробовали только перейти на Vivado 2016.1. В этой версии SD-карта работает с новыми функциями, даже если она каким-то образом разруша…

c sd-card xilinx vivado

13 мар '17 в 10:06

2 ответа

Подробная временная информация о том, сколько времени занимает каждый подкомпонент (SDAccel & Vivado HLS)

В настоящее время я работаю над дизайном FPGA с использованием SDaccel (и Vivado HLS). В моем проекте есть несколько подкомпонентов, и задержка (тактовые циклы) каждого подкомпонента будет зависеть от входных данных во время выполнения (поэтому окно…

fpga xilinx latency vivado vivado-hls

03 апр '18 в 19:37

0 ответов

Проблема при запуске аналитического представления RTL в Vivado 2016.4

(нажмите, чтобы увеличить) Во-первых, я работаю над файлом VHDL в Vivado 2016.4 на моем ноутбуке Dell Latitude e5410, windows 10-pro 64 bit, i5 (не знаю, важно ли это, поскольку я столкнулся с этой проблемой на других компьютерах). Это простой, так…

vhdl vivado rtl

27 фев '18 в 20:26

1 ответ

Дополнение не работает в for-loop verilog

Я пытаюсь написать код Verilog, который будет умножать два числа с плавающей запятой. пытаясь умножить на две мантиссы, сдвигая и добавляя, я сталкиваюсь с неприятностями. Проблема в том, что когда я пытаюсь обновить переменную "shift and add",C_m_t…

for-loop verilog addition vivado

01 апр '16 в 19:57

1 ответ

Рандомизация 32-битного значения в системном логе с xilinx vivado 2018.2

Я написал тестовый стенд для моего параметризованного проекта, в котором мне нужно рандомизировать входные данные. Я был очень удивлен, когда узнал, что если я запускаю следующий код, я получаю хорошее случайное число для моего 16-битного val: val =…

verilog system-verilog xilinx vivado

05 июл '18 в 21:34

0 ответов

ОШИБКА: [XSIM 43-3225] Не удается найти модуль разработки work.cell в работе библиотеки, расположенной по адресу xsim.dir/work

У меня больше нет этой проблемы, и этот вопрос должен прояснить сомнение. Я использую Vivado 2018.1, и я использую встроенные симуляторы для симуляции. Мои файлы VHDL2008, из-за некоторых требований в проекте. У меня есть базовый модуль BRAM, которы…

vhdl vivado

12 июл '18 в 09:24

1 ответ

Программирование устройства in vivado с использованием tcl

Я пытаюсь запрограммировать свою цифровую ПЛИС через командную строку vivado. После открытия аппаратного сервера я могу запрограммировать свое устройство следующим образом... program_hw_devices [get_hw_devices xc7a100t_0] Тогда, если я бегу puts [ge…

tcl xilinx vivado

27 апр '18 в 10:22

1 ответ

Скопировать имя файла (с подстановочным знаком) в tcl

Я пытаюсь скопировать файл, используя подстановочный знак, и он неправильно интерпретируется. set projName [lindex $argv 0] puts "$projName chosen" set sysdefPath "$projName/$projName.runs/impl_1/*.sysdef" file copy -force $sysdefPath ./src/generate…

tcl xilinx vivado

18 сен '18 в 18:16