Описание тега yosys

Описание тега Вопросы с тегом

Yosys is an open-source framework for (Verilog) HDL synthesis and formal verification. It is highly customizable using scripts and a C++ extensions API.

1 ответ

iceprog - Не удается найти USB-устройство iCE FTDI

Я пытаюсь загрузить файл потока битов в оценочный комплект iCEblink40-LP1K с iceprog на Arch Linux. sudo iceprog setbit.bin Тогда он жалуется: Can't find iCE FTDI USB device (vedor_id 0x0403, device_id 0x6010). А также lsusb показывает только: Bus 0…

linux yosys

23 апр '16 в 12:54

1 ответ

Несколько вопросов о проводах с частным именем в Yosys

В одном из проектов, которые я скомпилировал с использованием Yosys, я увидел, что у нас могут быть частные провода (провода с частным именем). Например, $0_s0[127:0]. Итак, у меня есть несколько вопросов о них: почему у нас есть частные провода в Y…

yosys

15 дек '16 в 02:17

1 ответ

iCEstick + yosys - использование глобального набора / сброса (GSR)

Вероятно, это скорее вопрос iCEstick, чем вопроса yosys, но он задается здесь, поскольку я использую цепочку инструментов Icestorm. Я хочу указать поведение при запуске моего дизайна, которое, по-видимому, согласуется различными местами в Интернете,…

fpga yosys

25 июн '16 в 16:54

1 ответ

Как поместить список ячеек в подмодуль в yosys

Я пытаюсь написать процедуру для помещения каждого Сильно Связанного Компонента данной схемы в отдельный субмодуль. Итак, я попытался добавить функцию для передачи SCC в Yosys, чтобы добавить каждый SCC в подмодуль. Функция: void putSelectionIntoPar…

yosys

05 ноя '16 в 21:52

1 ответ

Можем ли мы иметь переменные в скрипте Yosys?

Я хотел бы сделать мои скрипты Yosys более СУХОЙ, выделяя общие параметры, такие как в следующем примере: read_liberty -lib /long/path/to/lib/file ... dfflibmap -liberty /long/path/to/lib/file ... abc -liberty /long/path/to/lib/file Я не нашел спосо…

yosys

28 мар '17 в 06:50

1 ответ

Примитивы в Йосисе

Я использую YOSYS для преобразования Verilog в BLIF. Вход - это схема (L_0_0), которая содержит только не, и / или примитивы, и некоторый код поведенческой блокировки. Вот мой код Verilog Команды, которые я использую: > read_verilog <file> …

verilog yosys

20 июн '17 в 17:00

1 ответ

Yosys: начальное значение переменной для триггера при перезагрузке

Я пытаюсь присвоить начальное значение FF при сбросе. Начальное значение является входом в схему. В библиотеке я добавил следующие FF: cell (DFF){ area : 0; ff(IQ,IQN){ next_state : "D"; clocked_on : "CLK"; clear : "I'*RST"; preset : "I*RST"; clear_…

yosys

25 окт '18 в 22:14

0 ответов

Инструменты для расчета количества триггеров между PI и целевой сетью и между целевой сетью и PO

Я работаю над анализом структуры списка соединений уровня шлюза. Я хочу извлечь две информации из списка соединений уровня шлюза: количество триггеров (FF) между первичным входом (PI) и целевой сетью (N) вдоль самого длинного возможного пути (также …

yosys vlsi synopsys-vcs netlist

24 сен '18 в 08:52

1 ответ

Как использовать BRAM, если он не нужен модулю?

Я работаю над (на первый взгляд) простым проектом в качестве учебного упражнения: подключение дисплея PMOD 96x64 на базе SSD1331 через iCEstick (FPGA Lattice iCE40HX-1k) к ПК, чтобы я мог отправить некоторое изображение в кодировке RGB565 через USB …

fpga yosys ice40

24 дек '18 в 08:08

1 ответ

iCE40 IceStorm FPGA Flow: двунаправленные выводы ввода / вывода

Использование потока iCE40 FOSS IceStorm FPGA: как записать Verilog для вывода ввода-вывода с 3 состояниями (например, вывод двунаправленной шины данных), используя yosys/iceStorm?

yosys

25 май '16 в 08:41

2 ответа

Йосис ртлил свалки неполные

Я пытаюсь понять, что yosys делает с моим источником verilog, поэтому я вставил несколько процессов дампа в мой скрипт. Я предполагаю, что это то, что в руководстве описывается как ILANG? Просматривая свалку сразу после прочтения в verilog, мне каже…

yosys interpretation intermediate-code

15 фев '17 в 09:45

0 ответов

Инструкция Yosys "sat -dump_cnf "

У меня есть пример комбинаторного цирка в Verilog, где я могу следовать инструкции, чтобы сделать логический синтез и сгенерировать файл blif. Однако мне нужно создать формулу CNF из схемы. Инструменты, такие как ABC, позволяют генерировать только и…

sat yosys cnf

13 сен '17 в 12:40

1 ответ

Как создать Verilog уровня ворот из Verilog более высокого уровня, используя yosys

Я пытаюсь сгенерировать Gate Level Verilog изначально из функции, описанной на языке C/C++. Моя функция C проста и логична: _Bool and2gate(_Bool a, _Bool b) { return a && b; } Использование инструмента Bambu-Panda http://panda.dei.polimi.it/…

c verilog hdl yosys

01 ноя '16 в 15:58

2 ответа

Что такое хороший "шаблонный" скрипт синтеза Yosys?

Я хочу написать свой собственный скрипт синтеза Yosys. Что такое хороший шаблон для начала? Руководство и веб-страница содержат различные примеры, но не "авторитетный" пример Hello World.

yosys

15 июл '15 в 15:16

1 ответ

Как работает API Yosys ConstEval?

Я пытаюсь написать плагин, который требует оценки комбинаторных схем. Из того, что я могу собрать, ConstEval - инструмент, который делает это. Однако API мне не так понятен. Есть ли где-нибудь краткое изложение членов ConstEval и что они делают? ( С…

yosys

19 авг '15 в 10:56

1 ответ

Комбинаторный синтез: лучшие результаты картирования технологий

Используя следующий скрипт, я синтезирую в стандартную библиотеку ячеек, для которой у меня есть файл lib, my_library.lib: read_liberty -lib my_library.lib script yosys_readfiles.ys proc; opt; memory; opt; fsm -norecode; opt techmap; opt dfflibmap -…

yosys

31 янв '17 в 02:22

0 ответов

Может ли каскад LUT использоваться одновременно с несущей цепью в FPGA iCE40 какими-либо инструментами?

Я пытаюсь построить следующее: CO | /carry\ ____ s2 ---(((---|I0 |------------ O +------+((---|I1 | | +-(+---|I2 | | | +----|I3__| | +-(-----------+ | | | | /carry\ ____ |B ___ BQ D -----+------(((---|I0 |-+-----| |-+ s0 --+((---|I1 | > | | s1 --…

fpga yosys ice40

09 мар '18 в 18:34

1 ответ

Как назначить значения RAM в начальном блоке в Yosys?

Я пытаюсь использовать начальный блок для назначения значений для оперативной памяти, доступной только для чтения: module rom ( input clk, input [5:0] addr, output reg [15:0] data); reg [15:0] mem [0:63]; initial begin mem[0] = 1; mem[1] = 2; end al…

verilog yosys

14 июн '17 в 09:10

1 ответ

Лишние буферы / инверторы в синтезированном нетлисте

Это еще один дополнительный вопрос к комбинаторному синтезу: лучшие результаты картирования технологий. Это мой скрипт управления Yosys TCL: yosys -import set libfile osu018_stdcells.lib read_liberty -lib $libfile read_verilog test.v hierarchy; proc…

verilog synthesis yosys

29 мар '17 в 04:08

1 ответ

Как разделить верхний модуль на 2 подмодуля с помощью команды submod?

У меня проблемы с разделением моего верхнего модуля с помощью команды submod. У меня есть простой счетчик (у меня есть поведенческий код для 4-битного счетчика). со следующими ячейками в нем: yosys> select -list counter counter/$procmux$4_Y count…

yosys

12 май '16 в 15:53