Экспорт части схемы из схемы, определенной как структурный список соединений в Verilog

Question

Экспорт части схемы из схемы, определенной как структурный список соединений в Verilog

У меня есть структурный список соединений на уровне ворот с дизайном с 40000 воротами и 5000 триггерами в verilog. Это плоский список соединений без подсхем внутри. Я хотел бы извлечь другой список соединений из этого большого списка соединений, удалив несколько триггеров и логических элементов. Экспортированный список соединений также должен быть в verilog. Я хотел бы знать, может ли существующий инструмент сделать это.

-2

verilog synthesis flip-flop netlist

Источник

user2823269 27 янв '17 в 09:57

2 ответа

Другие вопросы по тегам verilog synthesis flip-flop netlist

user3885596 12 июн '17 в 21:09 2017-06-12 21:09 · Answer 1 · 2017-06-12 21:09

После того, как Netlist импортирован Design Compiler, можно удалить любой триггер или шлюз. Вот простой пример.

remove_cell {U1/reg1}

Следующая команда помогает искать ячейки в списке соединений.

get_cells "U1/reg*"

0

Источник

user3885596 12 июн '17 в 21:09

user6355267 27 янв '17 в 12:31 2017-01-27 12:31 · Answer 2 · 2017-01-27 12:31

Вы можете использовать инструменты синтеза, такие как Design Compiler (из Synopsys) или RTL compiler (из Cadence), чтобы импортировать список соединений, удалить ворота (например, из tcl-скрипта) и записать измененный список соединений.

Я уверен, что для этой цели можно использовать множество других инструментов, поэтому это также зависит от вашей доступности этих инструментов и, конечно, предпочтений в отношении того, какие инструменты вы знаете, как использовать.