Описание тега rtl

Описание тега Вопросы с тегом

Абстракция уровня передачи регистра (RTL) используется в языках описания оборудования, таких как Verilog и VHDL. * Не используйте этот тег справа налево. *

2 ответа

Странный компонент в Quartus RTL Viewer с использованием Verilog

Я изучаю verilog, и когда я не знаю, как будет работать схема, просто просматривая код verilog, я иду в RTL Viewer, чтобы увидеть цифровую логику. Но в этом коде появляется странный компонент, и я не знаю, что это за компонент. Это триггер, мультипл…

verilog digital-logic rtl

18 фев '14 в 03:15

1 ответ

Как написать синтезируемый RTL, который может считать рост и падение сигнала

Я хочу измерить количество переходов по нарастанию и падению сигнала. Я использую сигнал в качестве часов и реализовал 2 счетчика. Один счетчик увеличивается на каждом переднем фронте, а другой - на каждом переднем. Я добавляю результат этих 2 счетч…

verilog system-verilog rtl

12 июл '16 в 21:05

1 ответ

ОШИБКА: 'Проверка'xor_module_b'не найдена. Экземпляр 'x0_1' должен быть видимого контролера.'?

Что это за ошибка 'Проверка'xor_module_b'не найдена. Экземпляр 'x0_1' должен быть видимого контролера.'? Я пишу код verilog в поведенческой модели с использованием модуля создания экземпляров. При компиляции я получаю ошибку. Часть кода и ошибка при…

verilog digital-logic vlsi rtl

17 мар '18 в 16:50

1 ответ

Путать между защелкой и триггером

Если используется основанная на защелках и техника стробирования тактовых импульсов, то каково будет поведение защелки для этой схемы ниже? Кто-нибудь может сказать ожидаемое поведение для того же? Поскольку у защелки нет часов, но схематично показа…

verilog hdl rtl

29 мар '16 в 05:45

2 ответа

VHDL предупреждение "Предупреждение (13024): выходные контакты застряли на VCC или GND" на критически важном выходе

В настоящее время я работаю в проекте, где я должен взять описание высокого уровня алгоритма Фибоначчи (C) и преобразовать его в модуль RTL, написанный на VHDL. Для этого необходимо преобразовать такое высокоуровневое описание в синтезируемый VHDL-к…

vhdl synthesis rtl

28 мар '14 в 20:41

0 ответов

Что делают кнопки Driver(D) и Load (L) на верхней панели?

Я новичок в отладке с помощью сигналов. Что делают драйвер трассировки и кнопки загрузки трассировки на верхней панели verdi? Я знаю, что названия звучат само за себя. Но скажи, что у меня есть сигнал "lock_done", где if(lock_count ==2'b11) if lock_…

rtl verdi

01 апр '15 в 21:51

0 ответов

Можно ли скомпилировать RTL и Testbench отдельно?

С увеличением размеров проектов и их тестовых стендов, если команда разработчиков вносит какие-либо изменения в код RTL и хочет проверить его, необходимо перекомпилировать весь RTL + TB. Вместо этого, есть ли способ, по которому RTL и TB могут быть …

verification test-bench rtl cadence

04 сен '18 в 08:25

0 ответов

Проблема при запуске аналитического представления RTL в Vivado 2016.4

(нажмите, чтобы увеличить) Во-первых, я работаю над файлом VHDL в Vivado 2016.4 на моем ноутбуке Dell Latitude e5410, windows 10-pro 64 bit, i5 (не знаю, важно ли это, поскольку я столкнулся с этой проблемой на других компьютерах). Это простой, так…

vhdl vivado rtl

27 фев '18 в 20:26

0 ответов

Две боковые панели появляются рядом друг с другом

У меня есть дизайн Wordpress Rtl темы, и у меня есть 2 боковых панели, но когда я пытаюсь настроить вторую боковую панель, она будет отображаться рядом с моей левой боковой панелью, а основное содержимое отображается в позиции левой боковой панели. …

wordpress wordpress-theming themes sidebar rtl

29 ноя '18 в 10:06

3 ответа

Программа для создания блок-схемы Verilog

Я хочу создать программу для анализа Verilog и отображения блок-схемы. Может ли кто-нибудь помочь мне с тем, какие алгоритмы мне нужно изучить? Я нашел хороший парсер Verilog, но теперь мне нужно найти связь между каждым блоком и разместить их соотв…

algorithm verilog rtl

30 июл '13 в 20:36

1 ответ

Использование модификатора приоритета SystemVerilog

Я читаю о приоритетных ключевых словах SV. Я нашел следующий пример в одном из документов, написанных Сазерлендом: Я не совсем уверен, почему мы можем видеть несоответствие синтеза моделирования, если {приоритет} НЕ используется. Предположим, что мы…

verilog system-verilog digital-logic vlsi rtl

28 апр '17 в 20:32

0 ответов

VHDL - Почему мой регистровый выход изменяется, когда нет ни тактового фронта, ни сброса?

Я реализовал регистр в VHDL, используя следующий код: library ieee; use ieee.std_logic_1164.all; entity reg is generic ( width : integer := 8 ); port ( reset, clk, en : in std_logic; d : in std_logic_vector(width - 1 downto 0); q : out std_logic_vec…

vhdl fpga vivado rtl

03 янв '18 в 22:09

1 ответ

Заставить VHDL использовать общий над константой

У меня есть несколько VHDL, где универсальный это то же имя, что и константа в импортированном пакете. NCSIM, кажется, использует значение константы из пакета вместо универсального. Вместо того, чтобы переименовывать шаблон, есть способ, которым я м…

vhdl rtl

16 июн '14 в 10:50

0 ответов

Реакционно-навигационный ящик RTL вопроса

Я работаю над приложением, которое поддерживает RTL, и я использую библиотеку реагирования-навигации "v.3.0.1" для обработки навигации Следующий код является частью моего кода, который на самом деле может воспроизвести проблему index.js import {AppR…

android react-native react-navigation rtl

26 ноя '18 в 23:12

0 ответов

Ускорение против эмуляции в дизайне ИС

Я новичок в области дизайна IC. Может ли кто-нибудь подробнее остановиться на следующем утверждении на картинке ниже? > В режиме ускорения разница в том, что вы получаете отличную видимость в RTL. Это почему? Спасибо... Этот раздел взят из книги …

emulation rtl accelerator

11 дек '18 в 01:27

4 ответа

Ищем пакет HTML в PDF в RTL для LARAVEL

Я искал и экспериментировал с пакетами, и я не могу найти пакет Laravel для конвертации и загрузки PDF (основанный на представлении HTML), который работает для RTL. У кого-нибудь есть опыт работы с рабочим пакетом для Laravel 5?

laravel pdf laravel-5 composer-php rtl

26 июн '18 в 02:08

1 ответ

Как использовать стробирование часов в RTL?

Я стучу часами по защелке и логике в моем дизайне. У меня нет большого опыта в синтезе и месте и маршруте. Как правильно реализовать синхронизацию часов в RTL? Example1: always_comb begin gated_clk = clk & latch_update_en; end always_latch begin…

verilog system-verilog vlsi rtl

27 июл '14 в 04:30

1 ответ

Различное поведение смещения массива в симуляции

Я пытаюсь отладить очень странное поведение в моем дизайне. Я отлаживаю следующий фрагмент кода Systemverilog: module ff_array #( parameter INPUT_WIDTH = 16, parameter OUTPUT_WIDTH = INPUT_WIDTH*2, parameter ARRAY_SIZE = 3 ) ( input logic clk, input…

verilog system-verilog rtl

06 сен '18 в 15:26

3 ответа

Инструкция по умолчанию в случае SystemVerilog

Я пытаюсь понять следующий сценарий: typedef enum logic [2:0] { ONE, TWO, THREE, FOUR, FIVE } enum_t; Заявление о ситуации с enum_t введите в случае выражения: enum_t case_expression; logic [2:0] result; case (case_expression) ONE: result = 3'b000; …

verilog system-verilog vlsi rtl

28 апр '17 в 20:51

2 ответа

IC дизайн / проверка с помощью Python

Я вижу много работ в этой области, требующих опыта написания сценариев на Perl и Python. Очень мало C программирования, если таковые имеются. Где HDL является основным направлением (verilog,, VHDL) наряду со знаниями в области проектирования цифровы…

python fpga hdl rtl asic

10 сен '15 в 11:43