Описание тега vlsi

Описание тега Вопросы с тегом

Very-large-scale integration (VLSI) is the process of creating integrated circuits by combining thousands of transistors into a single chip. VLSI began in the 1970s when complex semiconductor and communication technologies were being developed. The microprocessor is a VLSI device.

1 ответ

Искаженное утверждение в verilog

Привет, я использую следующий код для разработки n-битного счетчика. В зависимости от начала и конца я хочу создать счетчик вверх или вниз. Но я получаю "Неверное утверждение". Пожалуйста помоги. module nbitUpCounter(startc,endc , clk, rst_n,actlow,…

verilog system-verilog vlsi

14 фев '14 в 04:51

1 ответ

ОШИБКА: 'Проверка'xor_module_b'не найдена. Экземпляр 'x0_1' должен быть видимого контролера.'?

Что это за ошибка 'Проверка'xor_module_b'не найдена. Экземпляр 'x0_1' должен быть видимого контролера.'? Я пишу код verilog в поведенческой модели с использованием модуля создания экземпляров. При компиляции я получаю ошибку. Часть кода и ошибка при…

verilog digital-logic vlsi rtl

17 мар '18 в 16:50

2 ответа

Как получить доступ к данным последовательности из табло

В моем проекте есть так много последовательностей, которые обрабатываются виртуальной последовательностью. Одна из последовательностей имеет информацию о размерах блока и начальных значениях. Поэтому мне нужно отправить последовательность на табло. …

system-verilog uvm vlsi

13 июн '18 в 13:45

1 ответ

Компилятор языка верификации

Есть ли бесплатный компилятор для Verisity e Verification Language?

compiler-construction programming-languages vlsi

10 июл '09 в 12:05

1 ответ

Какой будет схема для счетчика с колеблющимися 1 с (1000, 0100, 0010, 0001, 0010, 0100)?

У меня есть базовое понимание пользовательского счетчика. Мне известен метод реализации счетчика (8,4,2,1,2,4), т.е. с использованием FSM, но я не могу понять, как будет реализована схема?

verilog counter circuit vlsi

03 янв '17 в 04:01

0 ответов

Почему стандартное расположение ячеек заканчивается на сетке?

Как делалось размещение стандартной ячейки, интересно узнать, почему необходимо заканчивать размещение стандартной ячейки только на сетке (пограничный слой на сетке)? заранее спасибо.

standard-library digital-logic vlsi

11 июн '18 в 08:27

1 ответ

Системный интерфейс Verilog для нескольких часов

Мой DUT является контроллером памяти. Я должен написать системный Verilog интерфейс для DUT. Контроллер памяти DUT поддерживает 32 AXI Masters. Когда я пишу интерфейс AXI, он будет состоять из ACLK, который генерируется и передается через верх (пров…

interface system-verilog verification vlsi

21 апр '14 в 09:05

1 ответ

Симуляция систолического массива в Python

Я пытаюсь смоделировать структуру систолического массива - все, что я узнал из этих слайдов: http://web.cecs.pdx.edu/~mperkows/temp/May22/0020.Matrix-multiplication-systolic.pdf - для умножения матриц в среде Python. Неотъемлемой частью систолическо…

python multithreading signal-processing simulation vlsi

02 фев '18 в 04:42

1 ответ

Цепочка сдвиговых регистров

Как я могу реализовать эту схему в виде цепочки сдвиговых регистров в Verilog. Здесь a и b - константы, а A - 32-битный регистр A = A(t-7) + A(t-16) + a.A(t-2) + b.A(t-15) for 16<= t <= 63 Спасибо

verilog system-verilog fpga vlsi

11 авг '15 в 19:13

0 ответов

Ограничения компилятора DC для размещения ячейки рядом с портом без ограничений фиксированного размещения

У меня есть вопрос, связанный с компилятором DC Synopsys. Есть ли какое-то ограничение, что во время синтеза ячейки размещают рядом с портами. Я не хочу использовать фиксированное размещение. Я думаю, что некоторые ячейки очень важно размещать рядом…

tcl synthesis vlsi asic

01 окт '16 в 00:21

1 ответ

AXI4 задерживает транзакции

Я просто ищу совет. В настоящее время у меня есть собственный IP, интегрированный в VHDL, который имеет ведомый вход AXI4 и ведущий выход AXI4, и в настоящее время сигналы напрямую связаны друг с другом. Я хотел бы добавить настраиваемую задержку дл…

vhdl hdl vlsi axi4

07 июл '17 в 03:02

1 ответ

Использование модификатора приоритета SystemVerilog

Я читаю о приоритетных ключевых словах SV. Я нашел следующий пример в одном из документов, написанных Сазерлендом: Я не совсем уверен, почему мы можем видеть несоответствие синтеза моделирования, если {приоритет} НЕ используется. Предположим, что мы…

verilog system-verilog digital-logic vlsi rtl

28 апр '17 в 20:32

0 ответов

Инструменты для расчета количества триггеров между PI и целевой сетью и между целевой сетью и PO

Я работаю над анализом структуры списка соединений уровня шлюза. Я хочу извлечь две информации из списка соединений уровня шлюза: количество триггеров (FF) между первичным входом (PI) и целевой сетью (N) вдоль самого длинного возможного пути (также …

yosys vlsi synopsys-vcs netlist

24 сен '18 в 08:52

2 ответа

Счетчик импульсов в Verilog

Я пытаюсь построить импульс, который становится высоким для 8 импульсов часов и понижается для отдыха. Таким образом, при включении и высоком тактовом импульсе импульс становится высоким, тогда как после 8 импульсов тактовый импульс становится низки…

verilog hdl vlsi

04 окт '17 в 17:43

1 ответ

VHDL пакет сигналов моделей WIM WLF

Я использую имитацию командной строки Modelsim и создаю WLF всех сигналов. Язык VHDL. Проблема в том, что у меня много сигналов, определенных в пакете VHDL, но эти сигналы недоступны в WLF после завершения моделирования. Есть ли какая-либо команда и…

vhdl modelsim vlsi

18 июн '15 в 08:47

3 ответа

Можно ли иметь два экземпляра с одинаковыми именами в списке соединений?

Можно ли иметь два флопа / любые другие экземпляры с одинаковыми именами в списке соединений? Учитывая, что иерархии нет, скажем, у меня есть дизайн 10M экземпляров, и существует флоп с именем foo, возможно ли, чтобы другой флоп имел то же имя 'foo'?

verilog system-verilog vlsi netlist

27 фев '19 в 06:16

0 ответов

Эффективный подписанный множитель с хорошим временем

Я делаю подписанный множитель, для этого я создал половину сумматора, полного сумматора, сумматора пульсации и затем, наконец, множитель. Код показан ниже. Как я могу сделать это быстрее, чтобы добиться лучших сроков. Моя последняя задача - заставит…

vhdl pipeline fpga vlsi

24 ноя '18 в 16:37

1 ответ

В VLSI Testing почему мы выполняем mbist перед вставкой сканирования в DFT (Дизайн для тестируемости)?

В DFt (Дизайн для тестируемости) мы можем выполнить MBIST на любом этапе потока DFT, но в чем заключается конкретное преимущество выполнения Mbist перед вставкой сканирования.

vlsi

15 окт '18 в 05:53

1 ответ

Может быть несколько сетей supply1 в коде verilog? Если да, в чем смысл?

module inst(); supply1 sp1; supply1 sp2; top top1(.p1(sp1)); top top2(.p1(sp2)); endmodule Может быть несколько сетей supply1 в коде verilog? Если да, в чем смысл?

verilog system-verilog vlsi

08 янв '19 в 14:02

1 ответ

10:1024-битный декодер в Verilog

Я попытался реализовать 10:1024-битный декодер в verilog с соответствующим тестовым стендом, используя поведенческое моделирование. Код показан ниже. module decoder(input [9:0]address,output reg [1023:0]add); reg [9:0]i; always@(address) begin for(i…

verilog decoder vlsi

24 апр '18 в 16:45