Описание тега fpga

Описание тега Вопросы с тегом

Программируемая пользователем вентильная матрица (FPGA) - это микросхема, которая конфигурируется заказчиком после изготовления и, следовательно, "программируется на месте".

2 ответа

Используя когда... остальное в карте портов

Я не могу найти что-либо об использовании когда... остальное в карте портов. Кажется, это правильная форма, но когда я компилирую, я вижу такую ошибку: Ошибка (10500): синтаксическая ошибка VHDL в Device.vhd(68) рядом с текстом "когда"; ожидая ")"…

vhdl fpga

29 янв '15 в 12:47

1 ответ

Добавление последовательного порта Vivado/ISE Microzed Board-Xilinx

Я использую xillinux на своей микропроцессорной плате. Мне нужно определить новый последовательный порт на плате, используя vivado. Я смог добавить это к ядру IP, и устройство готово. Но как мне сделать этот порт видимым в Ubuntu (xillinux), как tty…

fpga vivado device-tree xilinx-ise zynq

24 сен '15 в 21:09

4 ответа

Влияет ли задержка времени в блоке последовательной логической схемы на синтез или место или результат маршрута?

Я использую Xilinx ISE в качестве IDE. Если я добавлю задержку 100 пс при каждом назначении в всегда (Verilog)/ процессе (VHDL) с чувствительным списком, только часы и сброс. Как это. always@(posedge clk) if(rst) a <= #100 'd0; else a <= #100 …

verilog vhdl fpga

16 авг '17 в 03:59

3 ответа

Использование XILINX XPS с Microblaze - самый быстрый способ программирования FPGA

Я разрабатываю микроконтроллер на основе микропроцессорного микропроцессора на FPGA Xilinx. Большая часть настройки оборудования выполнена. Все, что я сейчас обновляю, - это код c, который нужно запустить на микроблэйзе. Есть ли способ в XPS не пере…

fpga xilinx virtex

04 сен '09 в 18:50

1 ответ

Прошивка USB FPGA ISP1362: перечисление, пустой пакет OUT

Я пишу прошивку для сопряжения ПЛИС с Mat-Lab для сбора и контроля данных. На данный момент это FPGA (DE2-115) -> ISP 1362 -> ПК (Windows). Я использую стандартную программу "USB View" для просмотра дескрипторов устройства. Я ударил стену. Хост USB …

usb fpga enumeration firmware

17 июл '13 в 22:52

1 ответ

Получение неправильных результатов в симуляции после синтеза

Я пишу код для Matrix Transpose в VHDL, я беру ввод в основной строке и один элемент матрицы для каждого тактового цикла и сохраняю данные в основном формате столбца, после чего я отправляю данные в элементе основного формата столбца по элементам ка…

vhdl fpga synthesis

18 май '13 в 21:56

1 ответ

Как отобразить один бит сигнала на несколько бит вектора?

Я попытался отобразить немного сигнала (здесь addS типа подписано (от 32 до 0) в структурном описании, например: add2 : entity work.adderSigned(behavioral) generic map(N => 64) port map(a(63 downto 32) => mulssS, --concat a(31 downto 0) => …

vhdl fpga hardware-programming

29 ноя '15 в 18:59

1 ответ

Как написать код для этого?

В Verilog HDL описывают аппаратное обеспечение, способное генерировать тактовую частоту f 0 приблизительно 3 Гц. Отобразите эти часы, подключив их к светодиоду LD7, чтобы проверить ваш подход. Я много пытался, но не смог получить правильный вывод. У…

verilog fpga xilinx spartan

12 ноя '15 в 19:33

2 ответа

Какие-либо доступные исходные коды для ПЛИС?

Я новичок в FPGA, и мне было интересно, есть ли какой-либо источник доступных конструкций для типичных алгоритмов. более конкретно, я ищу вычисления расстояния векторного внутреннего произведения или такие вещи, как сортировка и чтение и запись матр…

verilog fpga xilinx

28 дек '11 в 03:56

1 ответ

Я сталкиваюсь с "Ошибка несоответствия размера" в Verilog

parameter N1 = 5; parameter N2 = 5; wire [(N1+N2-1):0] seckey [8:1]; shiftreg #(.depth(N1+N2-1)) sr1( .clk(clk), .reset(reset), .data_in(muxout[1]), .data_out(seckey[0])); // ------------------------------------------------ -------------------------…

verilog fpga hardware-programming asic

03 фев '18 в 22:27

2 ответа

Можно ли использовать синхронный процесс в функциях?

i=0; If rising_edge (clk) then y(i)<=x(i) ; i=:i+1; end if; Возможен ли блок, как указано выше, в функциональном блоке? Если это не так, есть ли какой-нибудь функциональный стиль подпрограммы для этого? Или есть ли синтезируемое использование цик…

function if-statement vhdl fpga synchronous

13 ноя '14 в 14:38

1 ответ

Как отправить байты из приложения C++ в FPGA через кабель Ethernet?

Я хотел бы отправить байты, которые в настоящее время доступны в приложении C++, на ПЛИС, как если бы ПЛИС принимала их через кабель сети /Ethernet. Отличается ли это от обычного программирования сокетов, и мне просто нужно выяснить, каким будет лок…

c++ operating-system fpga ethernet

12 авг '17 в 16:41

1 ответ

DMA для FPGA PCI IO карты

У меня есть mesa electronics 5i20 PCI-карта. Предоставляется приложение, которое принимает данные на ПК и отправляет их в ПЛИС на карту и аналогичным образом считывает данные с ПЛИС на карту на ПК. PCI поддерживает передачу данных 33 МГц. Используя …

io fpga dma pci

13 май '13 в 11:31

1 ответ

Сколько стоит производительность современной FPGA по отношению к процессору и в абсолютном выражении (GFlops/GIops)?

Сколько стоит производительность современной FPGA по сравнению с CPU, в абсолютном выражении (GFlops/GIops) и какова стоимость одного миллиарда целочисленных операций в секунду на FPGA? И в каких задачах сейчас выгодно использовать ПЛИС? Я только на…

cpu fpga flops

31 авг '12 в 17:23

1 ответ

Ошибка синтеза VHDL

Я пытаюсь написать несколько простых математических функций в VHDL, но я получаю ошибку found '0' definitions of operator "+", cannot determine exact overload matching definition for "+" и я также получаю ту же ошибку о делении. Вот соответствующий …

math vhdl fpga

26 мар '14 в 14:03

1 ответ

Плата FP1 DE1-SoC для развивающегося оборудования

Я хотел бы воспроизвести эксперимент доктора Адриана Томпсона, который использовал генетический алгоритм для создания микросхемы (FPGA), которая может чрезвычайно эффективно различать два разных звуковых сигнала. Для получения дополнительной информа…

fpga genetic-algorithm altera

27 июл '15 в 15:46

2 ответа

Как я могу преобразовать тип произвольной точности HLS в составной тип

Я пишу блок HLS с входом потока AXI4. Несколько слов в потоке составляют структуру, к которой я хотел бы получить доступ. Например: struct eth_header { ap_uint<48> dest; ap_uint<48> source; ap_uint<16> proto; } Я могу легко буфериз…

fpga xilinx vivado-hls

28 июн '16 в 13:38

0 ответов

Verilog Simulation: разное поведение, одно и то же состояние

Я проектирую процессор на плате Alteras DE1, и ради него я решил использовать JAVA BYTECODES в качестве набора инструкций. Проблема в том, что когда инструкция iadd приходит, я получаю два разных поведения, область стека, которая является мегафункци…

verilog fpga modelsim

26 авг '16 в 01:18

1 ответ

Серво не остановится на ПЛИС

Я работаю над созданием сервопривода на FPGA для цифрового замка. My code is as follows: `timescale 1ns / 1ps /* 1 pin for servo--ORANGE CABLE red cable-- 5V, brown cable-- GND. Position "0" (1.5 ms pulse) is middle, "90" (~2ms pulse) is all the way…

verilog fpga servo

10 дек '16 в 09:44

0 ответов

Модель устройства qemu pci

Я работаю над реализацией контроллера PCIe Endpoint DMA для FPGA (VHDL). Поскольку я уже устал запускать свой дизайн на реальном оборудовании, я взглянул на qemu. У него уже есть встроенное устройство pci-edu edu.c, и теоретически я мог бы начать ра…

simulation emulation fpga qemu pci

30 апр '18 в 16:48