Описание тега vhdl

Описание тега Вопросы с тегом

VHDL (язык описания оборудования VHSIC) - это язык, используемый в электронном дизайне для описания цифровых систем, таких как FPGA (программируемые вентильные матрицы) и IC (интегральные схемы).

1 ответ

Как отобразить цветное изображение, хранящееся в ROM в VHDL?

Я делаю проект с xilinx vivado, используя zybo700, и одна из подзадач заключается в отображении изображения на сенсорном экране 480*272. Я использую ROM для хранения информации RGB изображения и хочу отобразить на экране, но я не знаю, как именно эт…

vhdl screen rom

04 янв '17 в 09:42

2 ответа

[VHDL] При использовании сигнала для управления выходными портами, почему выходные порты не видны?

Со ссылкой на этот пост Как написать на два выходных порта изнутри архитектуры в VHDL? Я создал модуль VHDL, используя ту же концепцию, которая описана в одном из его ответов. Его код: entity HIER is port ( IN1 : in bit; OUT1, OUT2 : out bit); end h…

vhdl electronics

29 ноя '15 в 19:14

2 ответа

Используя когда... остальное в карте портов

Я не могу найти что-либо об использовании когда... остальное в карте портов. Кажется, это правильная форма, но когда я компилирую, я вижу такую ошибку: Ошибка (10500): синтаксическая ошибка VHDL в Device.vhd(68) рядом с текстом "когда"; ожидая ")"…

vhdl fpga

29 янв '15 в 12:47

2 ответа

Ошибка несоответствия типов VHDL

У меня ошибка несоответствия типов, но все значения имеют одинаковый тип std_logic. Вот код Nx, Ny - дженерики ipx - вектор входного порта tempx, tempz - сигналы ipx: в std_logic_vector (Nx-1 до 0);....... сигнал tempx: std_logic_vector(Ny-1 до 0):=…

vhdl

23 мар '13 в 12:36

2 ответа

VHDL: Почему длина не определена для перечислений?

У меня есть следующее объявление enum: type T_STATUS is ( -- position / index STATUS_INIT, -- pos = 0 STATUS_RECONFIGURING, -- pos = 1 STATUS_RELOADING, -- pos = 2 STATUS_READY, -- pos = 3 STATUS_ERROR -- pos = 4 ); Почему нельзя использовать T_STAT…

enums vhdl

24 июн '15 в 16:48

2 ответа

Могу ли я повторно использовать сигнал, которому присвоены значения в другом процессе?

Я создал процесс, который присваивает значения сигналу с целью повторного использования сигнала в другом процессе: Signaling : process(button0, button1) begin if (button1= '0') AND (button0 = '0') then -- if both buttons are pressed BothButtons <…

vhdl hardware

28 окт '15 в 12:07

1 ответ

(VHDL) сигнал <CLK_IBUF> неполный. Сигнал не приводит в движение никаких нагрузочных штифтов в конструкции

Привет, классное сообщество stackru, Я работаю над проектом для своей школы, и мне приходится включать разные светодиодные индикаторы один за другим, чтобы сделать "вращающийся свет" на Xilinx Spartan3E-100. В настоящее время моя программа VHDL рабо…

signals vhdl

28 окт '15 в 15:51

4 ответа

Влияет ли задержка времени в блоке последовательной логической схемы на синтез или место или результат маршрута?

Я использую Xilinx ISE в качестве IDE. Если я добавлю задержку 100 пс при каждом назначении в всегда (Verilog)/ процессе (VHDL) с чувствительным списком, только часы и сброс. Как это. always@(posedge clk) if(rst) a <= #100 'd0; else a <= #100 …

verilog vhdl fpga

16 авг '17 в 03:59

3 ответа

VHDL язык IDE

Возможный дубликат: Professionnal VHDL IDE? Кто-нибудь может сказать мне IDE, где я могу написать коды VHDL?

vhdl

10 авг '10 в 15:23

0 ответов

VHDL, есть ли способ, использовать по модулю более 64 бит без знака?

У меня есть два 115-битных неподписанных вектора. Я должен сделать несколько мод расчетов на них, но Quartus показывает эти ошибки. Error: In lpm_divide megafunction, LPM_WIDTHN must be less than or equals to 64 Error: In lpm_divide megafunction, LP…

vhdl unsigned quartus mod

01 июн '18 в 00:03

2 ответа

Как передать мой множитель дополнения 2s?

Я разработал множитель дополнения 8x8 2s в VHDL, и он, кажется, не соответствует потребностям моего оценщика PSD, и я думаю, что должен преобразовать его в конвейер. Здесь у вас есть мой множитель. Может кто-нибудь сказать мне, как я могу применить …

vhdl

09 дек '14 в 13:14

2 ответа

Используя VHDL генерировать оператор в функции

Я хочу использовать операторы generate, но в моем коде есть операторы case, которые принимают только последовательные операторы. Тогда я подумал, что буду использовать его в пакете, где я могу определить функцию, так что там я получаю сообщение об о…

case vhdl

02 июн '15 в 14:16

1 ответ

Измените общее значение VHDL с помощью ghdl в cocotb

Мне удалось прочитать значение универсального модуля с cocotb без проблем. Но если мне не удастся это написать. Мой VHDL общий: ... generic ( ... C_M00_AXI_BURST_LEN : integer := 16; ... ) Я могу прочитать это в cocotb: self.dut.log.info("C_M00_AXI_…

python vhdl ghdl cocotb

18 май '17 в 06:57

1 ответ

Как задержать сигнал на несколько циклов в vhdl

Как задержать сигнал на заданное количество циклов в VHDL? Количество циклов дано как общее. Любые другие варианты вместо process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc end if; end process; ?

vhdl delay

27 окт '11 в 15:14

3 ответа

Простой способ деления целого числа на 3

Я работаю над проектом, который должен сделать простой музыкальный проигрыватель на FPGA. Он берет музыкальный файл указанного формата с ПК и воспроизводит его вслух в виде петель. Нам нужно реализовать стандартные длины нот, то есть Quaver для поло…

vhdl boolean-logic circuit

08 окт '15 в 04:46

1 ответ

Внедрение PMod-ALS на плате Basys2 в VHDL

Я пытаюсь использовать ALS Pmod с платой Basys2 в VHDL. Как бы я поступил так?

vhdl xilinx

10 мар '14 в 01:51

8 ответов

Ошибка в VHDL (Xilinx): не удалось связать дизайн

Почему я получаю ошибку в VHDL для этого? Кроме того, иногда: не удается выполнить процесс, поскольку процесс ранее не выполнялся? Большое спасибо.

vhdl xilinx

12 апр '14 в 16:45

1 ответ

VHDL - вложенные операторы if

У меня есть процесс, определенный в VHDL, как это (я знаю некоторые условия, если операторы не нужны, но я пока игнорирую это): LSPflag : process(xcolumn, yrow, picture_q_s) -- output of process depends on xcolumn and yrow variable RGB : RGB_type; -…

if-statement process nested vhdl

12 дек '17 в 19:43

1 ответ

Могу ли я вызывать функции внутри PORT MAP?

Могу ли я вызвать функции, такие как: label1: component_name PORT MAP (x AND y, b SSL 3, output); В VHDL? Я много искал, пока не решил опубликовать здесь, а также прочитал руководство по VHDL, но там не сказано, что вы не можете. Хотя это и не показ…

vhdl

02 ноя '16 в 16:32

3 ответа

Как инициализировать битовый вектор в VHDL

Я хочу иметь битовый вектор, я хочу, чтобы он имел значение 2. Я пробовал много вещей, но всегда получаю ошибку. Теперь у меня есть это: variable var : bit_vector := B"00000000000000000000000000000100"; Я получаю эти ошибки: не может сопоставить цел…

initialization vhdl

31 дек '13 в 11:16