Описание тега asic

Описание тега Вопросы с тегом

An Application-Specific Integrated Circuit (ASIC) is an integrated circuit customized for a specific application, rather than being a general-purpose IC.

1 ответ

Я сталкиваюсь с "Ошибка несоответствия размера" в Verilog

parameter N1 = 5; parameter N2 = 5; wire [(N1+N2-1):0] seckey [8:1]; shiftreg #(.depth(N1+N2-1)) sr1( .clk(clk), .reset(reset), .data_in(muxout[1]), .data_out(seckey[0])); // ------------------------------------------------ -------------------------…

03 фев '18 в 22:27

1 ответ

Чтение строки переменной длины в файле с помощью SystemVerilog

Предположим, у меня есть строка переменной длины, как показано ниже: Write <Address> <Data0> <Data1> <Data2> Read <Address> Write <Address> <Data0> Write <Address> <Data0> <Data1> <Data2…

verilog system-verilog uvm asic

08 май '18 в 18:38

3 ответа

Как можно найти несоответствие спецификации, когда и RTL, и специалисты по верификации пропускают определенную функцию спецификации?

У меня есть несколько вопросов относительно проверки IP. Предположим, если бы определенный дизайн / функциональность из спецификации IP отсутствовал как в RTL, так и в плане проверки (точки покрытия), как бы вы определили эту ошибку? Так как он не б…

verilog specman asic

07 сен '11 в 09:48

0 ответов

Ошибка модели "не символ оператора"

Я написал код, но ModelSim сказал: "unsigned2hexstring" не является символом оператора. Что я должен изменить и как использовать мой пакет, такой как библиотека? Будет ли это нравится: библиотека ieee; использовать ieee.std_logic_1164.all; использов…

vhdl fpga modelsim asic

15 ноя '16 в 11:30

3 ответа

Хранить std_logic биты в порядке возрастания в большом массиве

У меня есть массив из 2048 битов, и я хотел бы хранить входящие биты от 0 до 2047 в порядке возрастания битов, как это происходит в FPGA на каждом переднем фронте тактового цикла. Например: array[0] <= 1st bit array[1] <= 2nd bit ... .. array[…

verilog vhdl fpga synthesis asic

03 янв '14 в 13:25

1 ответ

Увеличение ограничения PPA дизайна

Я закончил создание дизайна в VHDL, алгоритм Sha256. Теперь я пытаюсь поднять свой уровень дизайна, понимая, как изменить код, чтобы получить более высокий результат по мощности, производительности и площади. конечная цель игры - попытаться получить…

vhdl asic

04 янв '18 в 08:18

1 ответ

Оптимизация области для пользовательской библиотеки с использованием Synopsys Design Vision

Я пишу пользовательскую библиотеку для дизайна Synopsys, которая состоит только из XOR, NOR и IV (инвертор или НЕ). Мой план состоит в том, чтобы синтезировать комбинационную логику так, чтобы результирующий список соединений имел минимальное количе…

synthesis circuit synthesizer asic

14 июн '14 в 21:07

0 ответов

Ограничения компилятора DC для размещения ячейки рядом с портом без ограничений фиксированного размещения

У меня есть вопрос, связанный с компилятором DC Synopsys. Есть ли какое-то ограничение, что во время синтеза ячейки размещают рядом с портами. Я не хочу использовать фиксированное размещение. Я думаю, что некоторые ячейки очень важно размещать рядом…

tcl synthesis vlsi asic

01 окт '16 в 00:21

0 ответов

Как синтезировать MAC с плавающей запятой в Design Compiler с использованием библиотеки DesignWare

Я хочу оценить умножение-накопитель с плавающей указкой половинной точности. Поэтому я решил использовать DW_fp_mac (verilog) в библиотеке DesignWare. Тем не менее, есть некоторые ошибки при компиляции. Beginning Pass 1 Mapping ---------------------…

verilog synthesis asic

07 фев '19 в 07:26

0 ответов

Bluetooth ASIC чип дизайн

Я должен найти стоимость ASIC для дизайна радио Bluetooth. Я знаю, что типичный блютуз-микроконтроллер становится все дешевле и дешевле, но изготовление нестандартного блютуз-микро было бы еще дешевле. Я знаю, что там будет участвовать ASIC IP. Я пы…

bluetooth asic

08 ноя '17 в 14:05

2 ответа

IC дизайн / проверка с помощью Python

Я вижу много работ в этой области, требующих опыта написания сценариев на Perl и Python. Очень мало C программирования, если таковые имеются. Где HDL является основным направлением (verilog,, VHDL) наряду со знаниями в области проектирования цифровы…

python fpga hdl rtl asic

10 сен '15 в 11:43

2 ответа

Синтезируемый асинхронный проект fifo к FPGA

Мне нужен совет о том, как проектировать асинхронный FIFO. Я понимаю проблему метастабильности при захвате данных в другой тактовый домен. Мой вопрос заключается в том, как использование сдвигового регистра с двумя триггерами помогает синхронизирова…

asynchronous verilog fpga digital asic

23 мар '15 в 07:06

0 ответов

Эффективное отображение пространства аппаратного ввода-вывода в виртуальное пространство Linux

Я работаю над SoC со встроенным ARM и множеством аппаратных IP-блоков. Каждый аппаратный блок представляет собой память, отображаемую в пространство ARM, т. Е. Регистры для управления аппаратным блоком находятся в пространстве 32-битного адресного п…

c linux hardware mmap asic

28 окт '14 в 19:20

4 ответа

Сравнение производительности симуляции

Что из этого мешает производительности симуляции в моем тестовом стенде и почему (в поисках ответа с точки зрения компилятора системного verilog): task A; wait(dut_if.a==1); . . endtask ИЛИ ЖЕ task A; forever @(posedge clk) begin if(dut_if.a==1).. e…

verilog system-verilog uvm asic

13 апр '16 в 06:53

3 ответа

Что произойдет в синтезе, если сигнал определен только внутри логики сброса в Always_ff?

Допустим, у меня следующий код: always_ff @(posedge clk, negedge rst) begin if (~rst) begin bad_singal <= '0; good_signal <= '0; end else begin // do something // bad_signal is not used here or anywhere in design. if (some condition) good_sign…

verilog system-verilog asic chip

08 мар '17 в 21:44

3 ответа

Каковы точные критерии для входного порта, когда иногда входной и выходной порты могут быть взаимозаменяемо использованы в Verilog?

В приведенном ниже модуле в идеале cnt, width & start должен быть входным портом, а не выходным. Но я попытался использовать эти порты в качестве выходных, и все же я могу запустить его без каких-либо ошибок. Так могут ли входной и выходной порты ис…

verilog system-verilog fpga asic

12 дек '15 в 12:52

2 ответа

Пересечение тактовой области для сигнала импульса и уровня

Для импульса мы используем Pulse-Synchronizer, а для Level Signal мы используем 2-флоп синхронизатор, но что, если сигнал может иметь импульсный или Level уровень? Есть ли способ синхронизировать это?

verilog cdc asic digital-design

28 июн '16 в 04:57

1 ответ

Каков смысл не сбрасывать регистр в сбросе в сознании блока Always_ff?

Каковы последствия не сброса флопа внутри блока alaways_ff, поддерживающего сброс? Пример 1: always_ff @(posedge clk, negedge rst) begin if (~rst) begin reg_a <='0; reg_b <='0; end else begin if (condition_1) begin reg_a <= some_signal; end…

system-verilog rtl asic

06 фев '16 в 02:41

1 ответ

Verilog [ошибка разрешения кросс-модуля] при расширении определений

Я получаю ошибку разрешения кросс-модуля, когда компилятор расширяет определение следующим образом: в файле скажем path_defines.vh (где определения): `define apple aaaa.bbbb.cccc.\pie[0] .dddd.eeee Я использую символ "\", сопровождаемый хвостовым пр…

compiler-errors verilog system-verilog hdl asic

03 июл '17 в 01:44

1 ответ

Добавление перекоса для улучшения синхронизации

Я хочу улучшить рабочую частоту моего дизайна. В регистре для регистрации временного анализа я наблюдал большую задержку комбинационных элементов. Это влияет на синхронизацию схемы, и наблюдаемое ослабление составляет около -0,3 нс. Мне было интерес…

verilog system-verilog fpga rtl asic

24 май '15 в 09:00