Описание тега axi4

Вопросы с тегом
1 ответ

AXI4 задерживает транзакции

Я просто ищу совет. В настоящее время у меня есть собственный IP, интегрированный в VHDL, который имеет ведомый вход AXI4 и ведущий выход AXI4, и в настоящее время сигналы напрямую связаны друг с другом. Я хотел бы добавить настраиваемую задержку дл…
07 июл '17 в 03:02
1 ответ

AXI4 AxVALID высоко в те же часы

Я искал некоторую документацию на случай, когда ARVALID и AWVALID оба идут высоко в те же часы и содержат один и тот же адрес. Должна ли запись обрабатываться первой или должна быть прочитана? Буду признателен за любую оказанную помощь.
18 июл '17 в 20:21
1 ответ

Xilinx, Zynq, AXI4 взаимосвязаны. Каковы последствия для производительности при настройке среза регистра и параметров данных fifo?

Рассмотрим межсоединение AXI4 на стороне PL (FPGA). Когда я дважды щелкаю, чтобы увидеть доступные опции, в подчиненных интерфейсах появляется вкладка. Содержит следующие опции. Какова цель включения среза регистра? Внешний относится к кэшу L2? А чт…
26 дек '18 в 11:58
0 ответов

Требует ли протокол AXI арбитра?

Итак, я изучал протокол AXI4 и видел примеры нарисованных диаграмм AXI4, и для них всегда требуется арбитр - но диаграммы всегда включают более 1 главного или подчиненного. У меня вопрос: есть ли у меня 1 ведущий и 1 ведомый, мне все еще нужен блок …
15 сен '17 в 18:58
1 ответ

Исключения MicroBlaze AXI4

Я задаюсь вопросом об исключениях шины данных для MicroBlaze. В руководстве по продукту MicroBlaze говорится, что исключение может произойти только в M_AXI_DC, когда кэш выключен? Это не имеет смысла для меня; Означает ли это, что если в строке M_AX…
02 авг '17 в 20:30
1 ответ

Vivado, Zynq, Контроллер BRAM, Вариант с узким AXI

Рассмотрим простую систему с PS (Процессорная система) с включенным AXI3 Master, подключенным к AXI4 Interconnect, подключенному к контроллеру BRAM, который имеет доступ к памяти BRAM. Что означает AXI Narrow Bursts? Как я могу определить или рассмо…
26 дек '18 в 12:06
1 ответ

AXI4-байты позиции потока

Может кто-нибудь объяснить, что такое байт позиции в контексте интерфейса AXI4-Streaming? Я не понимаю, как, хотя это не то же самое, что нулевой байт, его не нужно передавать подчиненному.
19 мар '17 в 18:48
1 ответ

Протокол AXI, разница между безопасными и незащищенными транзакциями

Просто хотел спросить, в чем разница между безопасными и незащищенными транзакциями, когда речь идет о транзакциях шины AXI? Каковы последствия производительности любой транзакции?
26 дек '18 в 11:48
1 ответ

Как AXI4 может поддерживать модель заказа производителя / потребителя PCIE?

PCIE использует модель заказа производителя / потребителя, но AXI4 использует другую модель заказа. Каналы чтения и записи AXI4 независимы. Например, такая система, ЦП <-> Контроллер PCIE <-> Мост PCIE AXI <-> AXI4 с ведомыми устройствами DEC и DDR …
16 июн '20 в 04:08
0 ответов

настройка и использование axi dma в Verilog

Я использую плату Vcu1525. Я хочу получить доступ к памяти DDR4, я знаю, что для этого мне нужно использовать DDR4 SDRAM MIG IP. У меня есть собственный аппаратный IP-адрес в интерфейсе подчиненного и главного потоков, я хочу, чтобы мой интерфейс гл…
03 сен '20 в 22:56
0 ответов

Используется ли наблюдение упорядоченной записи AXI4 для поддержки модели заказа производителя / потребителя PCIE?

Спецификация AXI4 " Наблюдение за упорядоченной записью " гласит, что " может поддерживать модель заказа производителя / потребителя с улучшенной производительностью ". Спецификация AXI4 не упоминает спецификацию PCIE, но мы знаем, что спецификация …
15 июн '20 в 09:34
0 ответов

Что означает, что «Q должен быть готов быстрее, чем ответ» для утверждения Янкера пользователя AXI4?

Я пытаюсь выполнить DMA, в котором мастер AXI получает выборку из подчиненного устройства AXI. Для простоты я решил подключить эту систему через переднюю шину TL и системную шину, а не напрямую друг с другом, поскольку другим мастерам может потребов…
13 окт '21 в 04:21
0 ответов

Разрядность подчиненного входа/выхода AXI4

Я хотел бы кое-что понять об AXI4 и в настоящее время тестирую один пример в Vivado. Вместо множителя (пример ниже) я использовал сумматор. Хотел иметь входы A, B и выход O битового типа. Но slv_reg0 — это 32-битный std_logic_vector. Должны ли ведом…
06 янв '22 в 08:38
0 ответов

Функция триггера Vivado с консолью TCL

Кто-нибудь знаком с tcl-консолью в вивадо. При создании блока RTL с помощью Vitis создается интерфейс. Моя функция имеет два входных параметра, которые смещены. Триггер запуска имеет нулевое смещение и должен активироваться в течение одного тактовог…
30 мар '21 в 13:08
0 ответов

Как указать пакет Blackbox, который сопоставляется с `input [127:0]`, но действует как Vec(2, UInt(64)) в исходном коде Chisel?

Я хочу взаимодействовать с полной кросс-панелью AXI, порты которой выглядят примерно так: input [(NM * AXI_DATA_WIDTH) - 1:0] S_AXI_XYZ0, ... output [(NS * AXI_SOMETHING_WIDTH - 1:0] M_AXI_XYZ0 ... где NM обозначает количество мастеров, а NS обознач…
28 апр '22 в 23:43
0 ответов

Xilinx PL-PS связывается с DMA, используя AXI4

У меня есть плата ZTurn, на которой установлен Zynq 7020. В части PL у меня есть запрограммированный код в подчиненном устройстве AXI4-Lite, который содержит программный код интересующей меня части (VHDL). В этом блоке, когда я посылаю "старт" в PS,…
02 июн '22 в 08:22
0 ответов

Есть ли способ синхронизировать пользовательские сигналы прерывания с мастер-транзакциями AXI в Vitis HLS?

Мне не удалось найти ответ, возможно, из-за того, что я не смог дать достаточно конкретную номенклатуру вовлеченным процессам. Я использую Vitis HLS для синтеза проектов, в которых один вызов основной функции длится один такт, конечно, будучи конвей…
15 июн '22 в 20:28
1 ответ

использование ракетного чипа (библиотеки долота) для создания перекладины axi4 на языке verilog

Я хочу использовать ракетный чип для создания axi4crossbar с 2 подчиненными портами и 1 главным портом, вот исходный код моего долота. package empty import chipsalliance.rocketchip.config.{Config, Parameters} import chisel3._ import chisel3.internal…
21 мар '23 в 03:34