Может быть несколько сетей supply1 в коде verilog? Если да, в чем смысл?

Question

Может быть несколько сетей supply1 в коде verilog? Если да, в чем смысл?

module inst();                                                                                                                                                                                                 
    supply1 sp1;
    supply1 sp2;
    top top1(.p1(sp1));
    top top2(.p1(sp2));
endmodule

-1

verilog system-verilog vlsi

Источник

user9952947 08 янв '19 в 14:02

1 ответ

Другие вопросы по тегам verilog system-verilog vlsi

user2755607 08 янв '19 в 16:53 2019-01-08 16:53 · Answer 1 · 2019-01-08 16:53

Что касается цифровой логики, нет разницы между питанием 5 В и напряжением 3,3 В. Но вы можете захотеть дать им отдельные имена для ясности, и вы также можете выполнить простое моделирование с низким энергопотреблением, принудив некоторые сети supply1 к 0. Вы не могли бы сделать это, если бы вы удалили только одну сеть supply1.