Описание тега uvm

Описание тега Вопросы с тегом

Universal Verification Methodology

2 ответа

Разница между портами uvm_analysis

Можете ли вы помочь понять функциональность и четкую разницу между: uvm_analysis_export uvm_analysis_port uvm_analysis_imp Я искал в интернете, есть некоторые объяснения, например: https://verificationacademy.com/forums/uvm/uvmanalysisimp-and-uvmana…

uvm

01 мар '16 в 05:23

1 ответ

Обработка расширений протокола в UVC

Мне любопытно, как вы обрабатываете расширения протокола UVC. Допустим, у нас есть APB UVC, который реализует протокол AMBA. Скажем также, что у нас есть DUT, который помимо сигналов, определенных в спецификации, также реализует несколько других сиг…

system-verilog uvm

28 апр '14 в 14:16

1 ответ

Как заставить UVM build_phase взаимодействовать с функцией сборки в SVunit

Я новичок в UVM и SVunit. Поскольку я пытаюсь написать модульный тест для табло, я обнаружил, что если uvm_analysis_imp Порт создается в фазе построения табло, и если мы подключим его к uvm_analysis_port в функции сборки модуля Scoreboard_unit_test …

unit-testing system-verilog uvm

07 дек '16 в 08:30

3 ответа

Как вы определяете бэкдор доступ для полей, которые охватывают два регистра?

У меня есть карта регистров, которая имеет 16-битные регистры. У меня есть поле с шириной более 16 бит, поэтому оно должно охватывать два адреса. Как мне определить бэкдор доступ к этому полю? Это то, что я пытался для моей области test_pattern[23:0…

system-verilog uvm

13 июн '14 в 18:49

1 ответ

Чтение строки переменной длины в файле с помощью SystemVerilog

Предположим, у меня есть строка переменной длины, как показано ниже: Write <Address> <Data0> <Data1> <Data2> Read <Address> Write <Address> <Data0> Write <Address> <Data0> <Data1> <Data2…

verilog system-verilog uvm asic

08 май '18 в 18:38

1 ответ

Огромный справочный стол в SV/UVM

Я должен построить большую таблицу поиска (~14 тыс. Записей со строками в качестве ключей) путем анализа входного файла для предиктора. Мне лучше использовать ассоциативный массив или использовать uvm_config_db с точки зрения производительности симу…

uvm

28 фев '17 в 21:40

2 ответа

Вызов задачи иерархически без определений

У меня есть предоставленный поставщиком модуль BFM, созданный глубоко в моей иерархии; давайте назовем путь top.dut.u1.u2.bfm1, API BFM немного архаичен и запутан для наших нужд. Я хотел бы написать "объект" (класс? Interface? Что-то еще?), Который …

system-verilog uvm

26 фев '16 в 19:59

2 ответа

Как получить доступ к данным последовательности из табло

В моем проекте есть так много последовательностей, которые обрабатываются виртуальной последовательностью. Одна из последовательностей имеет информацию о размерах блока и начальных значениях. Поэтому мне нужно отправить последовательность на табло. …

system-verilog uvm vlsi

13 июн '18 в 13:45

0 ответов

Ускорение симуляции AMS

Я пытаюсь улучшить конфигурацию AMS, чтобы ускорить время моделирования. Так как у нас недостаточно лицензий на использование specter ++aps, изменив конфигурационные параметры. Можете ли вы просмотреть файл amsspectre.scs ниже и предложить свои данн…

uvm cadence spectre cadence-virtuoso spectre.css

18 фев '19 в 09:18

2 ответа

Есть ли способ узнать, объявлен ли член случайным или нет в классе в SV

// Current Class class x; rand int a; int b; // b is nonrandom as of now function new(); endfunction function abc; // if a != ref.a, where ref is reference object of class x, declared somewhere else a.rand_mode(0); endfunciton // Future Possible Cla…

system-verilog uvm

15 июл '15 в 18:26

2 ответа

Как мне остановить все запущенные последовательности в UVM?

Есть ли способ остановить все запущенные последовательности во время симуляции (скажем, когда вы получаете сброс)? Есть ли способ вывести список всех запущенных последовательностей в определенное время во время симуляции?

verilog system-verilog uvm

04 окт '13 в 16:52

1 ответ

Как мне проверить состояние i2c high-z?

Я подключаю сигналы i2c как tri1 из-за подтягивания. Я хочу видеть сигналы i2c как high-z, но утверждение не удалось из-за tri1. Знаете кого-нибудь, кто может ответить?

system-verilog fpga verification uvm system-verilog-assertions

11 май '17 в 20:54

1 ответ

Ошибка базы данных конфигурации UVM при привязке утверждений интерфейса

У меня есть 4 экземпляра интерфейса DAI в моей тестовой среде. Я провел несколько симуляций с моей созданной средой, и у меня не было проблем с ошибками. Однако, когда я пытаюсь связать свои утверждения с экземплярами интерфейса, я получаю ошибку, с…

system-verilog uvm

13 окт '15 в 08:31

1 ответ

Функция просмотра uvm_reg занимает много времени, чтобы вернуться

Я думал peek функция uvm_reg вернул значение в 0 времени симуляции. Так как мне нужна была эта функциональность, я реализовал все свои пути доступа к бэкдору HDL. Это код, который я использую в моем табло while (state == DISABLE) begin uvm_reg_data_…

system-verilog uvm questasim

28 ноя '16 в 20:54

2 ответа

Как связать модель SystemC с SystemVerilog?

Скажем, у нас есть модель счетчика декад SystemC, и я хочу проверить RTL счетчика SystemVerilog, используя модель SystemC. Как мы можем соединить эти два в тестовом стенде на основе SV/UVM для связи между ними.

system-verilog uvm systemc

02 ноя '15 в 08:37

1 ответ

Использование физического и абстрактного бита uvm_comparer uvm1.2

В библиотеку uvm1.2 uvm_comparer.svh были добавлены два бита фильтра: "физический" и "абстрактный". Может ли кто-нибудь дать мне правильное использование этих битов фильтра.

system-verilog uvm

11 фев '16 в 05:19

2 ответа

Тестовый пример висит на start_item

Я столкнулся с проблемой с start_item. Каждый раз, когда дело доходит до start_item, весь мой тест зависает, и я никак не могу выяснить, в чем проблема. Любые указатели будут с благодарностью. Вот как выглядит код: task good_bad_seq_0_task (); RX_et…

system-verilog uvm

01 июн '15 в 05:12

2 ответа

Лучший способ получить доступ к uvm_config_db из тестового стенда?

Я хочу создать часы в своем тестовом стенде высшего уровня, период которого можно контролировать из теста. То, что я сделал, это установил период в uvm_config_db и вернул его обратно в тестовую среду. Мне пришлось поставить #1, чтобы убедиться, что …

verilog system-verilog uvm

07 ноя '13 в 15:59

1 ответ

Как напечатать всю очередь / массив с помощью служебных функций UVM?

Для объектов UVM, использующих `uvm_field_queue_int служебный макрос, UVM не выводит всю очередь при вызове my_object.print() # ----------------------------------------- # Name Type Size Value # ----------------------------------------- # my_object …

printing queue system-verilog uvm

11 фев '14 в 18:34

2 ответа

Как отправить данные из табло в последовательность

Мне нужно отправить данные из табло в мою последовательность чтения. Каков наилучший способ сделать это. У меня есть последовательность чтения из памяти, которая должна начинаться после завершения последовательности записи. И так как последовательно…

uvm

20 июн '16 в 13:46