Описание тега digital-logic

Вопросы с тегом

Цифровая логика - это представление сигналов и упорядочение цифровой схемы. Это основа цифровых вычислений. (Примечание: существует веб-сайт обмена электротехническими стеками, который больше подходит для вопросов по оборудованию.)

2 ответа

Странный компонент в Quartus RTL Viewer с использованием Verilog

Я изучаю verilog, и когда я не знаю, как будет работать схема, просто просматривая код verilog, я иду в RTL Viewer, чтобы увидеть цифровую логику. Но в этом коде появляется странный компонент, и я не знаю, что это за компонент. Это триггер, мультипл…

verilog digital-logic rtl

18 фев '14 в 03:15

1 ответ

verilog, почему это незаконная ссылка на сеть

Я новичок в Verilog, но я не понимаю, почему это недопустимая ссылка на сеть для сигнала (subcounter_of_counter). Я имею в виду это комбинационная логика заранее спасибо:) wire [n-1:0] subcounter_of_counter; reg [n-1:0] mask,free; always @(*) begin …

verilog hdl digital digital-logic

12 ноя '16 в 23:09

4 ответа

Генерация таблицы правды

У кого-нибудь есть мысли о создании строки таблицы истинности без создания всей таблицы. Например, пользователь вводит номер строки, и эта строка таблицы истинности генерируется. Кроме того, это должно быть сделано без создания таблицы, пока вы не д…

java logic digital-logic

05 мар '14 в 16:01

3 ответа

Почему K-map имеет состояния в последовательности 00,01,11,10 вместо 00,01,11,10?

electronics digital digital-logic

28 янв '12 в 16:53

0 ответов

Преобразование числа из десятичной системы в специальную систему счисления

Существовала специальная система счисления (SNS) диапазонов от -3 to +3 (i.e -3,-2,-1,0,1,2,3) которые представлены с символами C B A 0 1 2 3, Теперь мое требование состоит в том, чтобы преобразовать десятичное число 112 в специальную систему счисле…

numbers digital-logic base-conversion number-systems

27 авг '18 в 12:47

1 ответ

ОШИБКА: 'Проверка'xor_module_b'не найдена. Экземпляр 'x0_1' должен быть видимого контролера.'?

Что это за ошибка 'Проверка'xor_module_b'не найдена. Экземпляр 'x0_1' должен быть видимого контролера.'? Я пишу код verilog в поведенческой модели с использованием модуля создания экземпляров. При компиляции я получаю ошибку. Часть кода и ошибка при…

verilog digital-logic vlsi rtl

17 мар '18 в 16:50

0 ответов

Как преобразовать сигнал драйверов триггера D в сигнал драйверов триггера T и SR-flipflop (входной сигнал драйверов R)?

Предположим, у меня есть 3 D - триггеры A, B и C с соответствующими выходными сигналами: a,b и c. Сигнал, который управляет триггером C, имеет выражение Dc = (b + c)(a '+ b)(a' + c '). Теперь давайте представим, что мы хотим заменить триггеры D на т…

system hardware digital-logic flip-flop

07 ноя '18 в 16:35

0 ответов

Почему стандартное расположение ячеек заканчивается на сетке?

Как делалось размещение стандартной ячейки, интересно узнать, почему необходимо заканчивать размещение стандартной ячейки только на сетке (пограничный слой на сетке)? заранее спасибо.

standard-library digital-logic vlsi

11 июн '18 в 08:27

1 ответ

Расовые условия

В настоящее время я застрял, пытаясь понять две вещи, связанные с условиями гонки. Выпуск 1: Мне был задан следующий вопрос: We consider the digital circuit and the value of its inputs a, and b as given below. For all logic gates, we assume that the…

race-condition circuit digital-logic circuit-diagram

12 июн '12 в 18:39

1 ответ

151 как 8-битное двоичное число со знаком

Преобразование базы 10 в базу 2 n = 8 A = 49 B = 151 При этом 49 будет 00110001, а -49 будет 11001111. У меня проблемы с поиском 151 и -151, потому что после преобразования это уже 8-битное число. 151 - 10010111, но в двоичном знаке со знаком не ука…

binary signed digital-logic 8bit

13 сен '16 в 02:17

1 ответ

Рисование половинных сумматоров

Я работаю с сумматорами, а конкретно с половиной сумматоров. На данный момент у меня есть стандартная половина сумматора, созданная в Digital works (как показано на рисунке ниже). Тем не менее, меня попросили нарисовать схему половинного сумматора, …

hardware electronics digital-logic

07 янв '13 в 14:11

1 ответ

Функция для вычисления значения внутри цикла генерации Verilog

Я пытаюсь создать параметризованную схему для стадии умножения BCD Wallace Tree Multiplier, которую я реализовал в Orcad. Проблема, с которой я столкнулся, заключается в том, что мне нужно вычислить битовые позиции, которые будут присутствовать кажд…

verilog digital-logic computer-architecture

17 фев '15 в 04:11

1 ответ

Каковы результаты работы конечного автомата Мура?

У меня есть схема конечного автомата, но она не имеет выходных данных. Как я узнаю результат?

vhdl state-machine state-machines digital-logic

07 ноя '14 в 19:41

2 ответа

Задержка часов на долю периода

Если период системных часов равен T, то как мы можем задержать часы на 1/4 T без использования какого-либо аналогового устройства? Синтезируемый код VHDL является предпочтительным.

vhdl electronics digital-logic

10 мар '17 в 19:50

1 ответ

Что такое асинхронные схемы?

Существуют комбинированные и последовательные схемы. В последовательных цепях используется элемент памяти. В асинхронной схеме также используется триггер, как элемент памяти в схеме. и как они нестабильны, что делает его плохим выбором для схемы. че…

digital digital-logic

27 янв '14 в 11:43

2 ответа

Как обнаружить переполнение в своей системе комплемента?

В системе дополнения, чтобы показать отрицательное двоичное число, мы просто дополняем каждый бит. Например: +3= 0011, -3= 1100 В двух системах дополнения мы обнаруживаем переполнение, используя бит переноса, но как насчет дополнения?

assembly digital-logic computer-architecture

31 мар '14 в 13:36

1 ответ

SystemVerilog: как преобразовать двоичный вектор в целое число

У меня есть 8-битный вход A, а также 3-битный вход n. Я хочу сместить A n раз влево или вправо, но этот код не работает (вывод x): w = A << n; Но когда я ставлю целое число как 2 вместо n, код работает без проблем. Так как же преобразовать n в…

verilog system-verilog digital-logic

09 апр '17 в 12:14

1 ответ

Использование модификатора приоритета SystemVerilog

Я читаю о приоритетных ключевых словах SV. Я нашел следующий пример в одном из документов, написанных Сазерлендом: Я не совсем уверен, почему мы можем видеть несоответствие синтеза моделирования, если {приоритет} НЕ используется. Предположим, что мы…

verilog system-verilog digital-logic vlsi rtl

28 апр '17 в 20:32

0 ответов

Active-HDL для IOS ноутбука

Мне нужна Active-HDL Student Edition, но я использую ноутбук IOS. Есть ли какое-нибудь решение для его работы или есть ли другие программы, имеющие ту же специфику, но для пользователя IOS?

digital-logic

22 сен '18 в 20:43

1 ответ

Нет инициализации или изменения состояния для FSM в Verilog

`timescale 1ns/1ps module div_by_3( input clk, input rst, output y ); reg [1:0] state, nextstate; //state encoding parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; //state registers always@(posedge clk or negedge rst) begin if(rst) …

verilog simulation digital-logic

08 фев '18 в 19:28