Использование модификатора приоритета SystemVerilog

Question

Использование модификатора приоритета SystemVerilog

Я читаю о приоритетных ключевых словах SV. Я нашел следующий пример в одном из документов, написанных Сазерлендом:

Я не совсем уверен, почему мы можем видеть несоответствие синтеза моделирования, если {приоритет} НЕ используется. Предположим, что мы не используем {priority} и {IRQ} всегда один горячий. В этом случае, даже если DC оптимизирует логику приоритетного датчика, сим и синтез должны всегда совпадать. Разве это не так? В любое время IRQ может принимать любое из 4 значений.

Я не уверен, что мне не хватает.

0

verilog system-verilog digital-logic vlsi rtl

Источник

user1115545 28 апр '17 в 20:32

1 ответ

Другие вопросы по тегам verilog system-verilog digital-logic vlsi rtl

user2755607 28 апр '17 в 21:11 2017-04-28 21:11 · Answer 1 · 2017-04-28 21:11

Я думаю, что в примере есть ошибка - пункты дела должны быть 4'b???1, 4'b??1?, 4'b?1??, а также 4'b1???, Тогда вопрос сводится к вашему предположению о IRQ быть закодированным или нет. priority Ключевое слово говорит инструменту синтеза, чтобы не предполагать один горячий.