Описание тега altera

Описание тега Вопросы с тегом

Altera, дочерняя компания Intel, является основным брендом полевых программируемых массивов шлюзов (FPGA).

0 ответов

Выполнение проекта Altera с WIFI

Я пытаюсь выполнить проект, созданный с помощью Quartus на Ubuntu 16.04 на ПЛИС MAX 10, который подключен через WIFI к моему компьютеру, и я не могу подключить его через USB. Я не нашел возможности на Quartus, чтобы иметь возможность выполнить скомп…

wireless altera

12 июл '18 в 08:20

1 ответ

Как использовать / объявить целочисленное значение без знака в VHDL?

Я пытаюсь создать базовый торговый автомат на плате Altera DE1-SoC. Мой вопрос связан с попыткой кодирования автомата, который будет контролировать процесс продажи. Как вы отслеживаете добавляемую стоимость $ между состояниями? Я думаю, что код, кот…

vhdl hdl quartus altera

05 ноя '15 в 21:12

1 ответ

Плата FP1 DE1-SoC для развивающегося оборудования

Я хотел бы воспроизвести эксперимент доктора Адриана Томпсона, который использовал генетический алгоритм для создания микросхемы (FPGA), которая может чрезвычайно эффективно различать два разных звуковых сигнала. Для получения дополнительной информа…

fpga genetic-algorithm altera

27 июл '15 в 15:46

1 ответ

VHDL VGA интерфейс

Я моделировал VGA-интерфейс на плате DE0. У меня есть следующая модель для дисплея 640x480, который обновляется с частотой 60 Гц: Основная модель: LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std.ALL; ENTITY VGA is PORT (clk : IN std_…

vhdl altera

06 фев '16 в 17:28

4 ответа

Создание делителя частоты в VHDL

ОСНОВНЫЕ РЕДАКТИРОВАТЬ: Проблема была решена после прочтения комментария Уилла Дина. Оригинальный вопрос ниже пересмотренного кода: -- REVISED CODE (NOW WORKS) LIBRARY ieee; USE ieee.std_logic_1164.ALL; entity CLOCK_DIVIDER is port( reset : in std_l…

vhdl altera

07 июн '11 в 07:12

1 ответ

Эмуляция альтеры битового потока

У меня есть скомпилированный (двоичный) битовый файл, который я просто хочу эмулировать в программном обеспечении. Linux, Mac, Windows.. все идет. Я знаю, что это, вероятно, займет много времени, но мне все равно, сколько времени это займет. В любом…

emulation fpga altera

25 дек '16 в 21:27

2 ответа

Испытательный стенд нескольких архитектур

Извините, я новичок на этом сайте, но я искал ответы почти 2 дня подряд. Я новичок в VHDL, и назначение попросило сделать простой 16-битный АЛУ. Для этого ALU требуется 2 архитектуры: поведенческая, а также дизайн RTL. У меня есть код для этого, нас…

vhdl modelsim altera alu

23 сен '13 в 19:18

0 ответов

Генерация высокочастотного тактового выхода в Stratix II

При использовании FPGA Stratix II возможно ли генерировать выход тактовой частоты с частотой, значительно превышающей 200 МГц? (До 400 или 500 МГц) Если да, то как мне этого добиться? Я использовал PLL для генерации 200 МГц из тактовой частоты 100 М…

fpga timing altera

30 дек '15 в 13:23

1 ответ

Проблемы, связанные с продолжительностью синтеза Quartus

Я использую Quartus II 13.0sp1 (64-bit) Web Edition. Я использовал для разработки своих модулей в симуляторе ModelSim. К сожалению, когда я попытался протестировать свою программу, используя Altera Kit через Quartus II 13.0sp1. Запуск программы зани…

vhdl fpga modelsim quartus altera

18 фев '14 в 22:06

1 ответ

10028 10166 и 10029 Quartus Error

Привет, я все еще новичок в письменной форме в системе Verilog. Я столкнулся с этими ошибками сегодня. Я знаю, что это значит, но я не мог понять, где ошибка. Было бы хорошо, если бы кто-то здесь мог помочь мне указать, где это. module control ( /* …

verilog system-verilog quartus altera

05 фев '17 в 05:56

1 ответ

Есть ли какой-нибудь способ прочитать серийный номер платы с FPGA Altera Cyclone V?

Есть ли в любом случае, чтобы прочитать серийный номер платы от Cyclone V FPGA?

vhdl fpga altera

07 авг '14 в 08:29

0 ответов

usb.core.USBError: [Errno 32] Ошибка канала

Я пытаюсь читать / писать, используя порт USB-OTG в Altera De0 Nano SoC. У меня установлен Atlas SoC на SD-карту для использования Arm Linux https://rocketboards.org/foswiki/view/Documentation/AtlasSoCDevelopmentPlatform. CONFIGURATION 1: 2 mA =====…

usb altera pyusb

03 авг '18 в 12:33

4 ответа

Использование Quartus из командной строки

Я пытаюсь использовать Quartus II 13.0 (бесплатный веб-пакет) в Linux (Kubuntu 12.04 LTS) из командной строки для создания сетевых списков технологий Verilog из Verilog RTL. Мне это нужно для проекта, в котором я сравниваю результаты синтеза, получе…

verilog fpga altera

03 июл '13 в 09:45

1 ответ

Создать простой звуковой сигнал на плате Altera DE2

Я искал в Интернете решения о том, как генерировать простой звуковой сигнал на плате DE2 Altera с использованием VHDL, но, похоже, я ничего не могу найти. Я видел некоторые вещи, которые говорят об аудиокодеке, но я не смог понять, что мне нужно с н…

audio vhdl altera

25 апр '12 в 21:22

2 ответа

Visual studio 14.0 LNK2001 (неразрешенный внешний символ) с OpenCL

Я новичок в OpenCL. Когда я попробовал примеры с сайта Altera, я получил несколько ошибок LNK2001 следующим образом Severity Code Description Project File Line Error LNK2001 unresolved external symbol __imp_sprintf hello_world C:\Users\S_KW\OpenCL\h…

visual-studio opencl fpga altera lnk2001

06 июл '15 в 09:57

1 ответ

Шестнадцатеричный семисегментный дисплей verilog

Я взял проект, используя Verilog. У нас есть два 4-битных числа, мультиплексор (S0,S1) и четыре модуля (сумматор, субстрактор и xor). Выход 4 бита. Я думаю, что это кажется простым. Я написал код Verilog, который содержит все из них в виде модулей. …

verilog quartus altera seven-segment-display

07 окт '15 в 18:38

2 ответа

Модель Сима - невозможно добавить новые файлы в проект

Я пытаюсь добавить файлы в новый проект с помощью Model Sim . Когда я создаю новый проект, я не вижу опции, добавляю файлы в проект. В интерфейсе проекта, когда я выбираю Добавить новые файлы в проект, не вижу никаких всплывающих окон. ОС: Windows 1…

verilog modelsim altera

07 сен '16 в 18:44

2 ответа

Есть ли способ прочитать WAV-файлы с SD-карты на DE2-115 без использования NIOS II?

Я работал над музыкальным проигрывателем на SD-карте для личного проекта и всюду искал ответ на этот вопрос. Я упростил пример синтезатора, включенного в плату, так что теперь все, что мне нужно сделать, это получить аудиоданные с SD-карты. По некот…

vhdl fpga sd-card altera nios

30 окт '14 в 04:34

2 ответа

С ModelSim, как получить данные моделирования всех сигналов перед добавлением сигналов в окно формы сигнала?

Справочная информация: ModelSim v10.4d установлен с Quartus v16.0 Я был пользователем Cadence Incisive, теперь должен перейти к наставнику ModelSim, но с ModelSim я не могу найти способ получить данные всех сигналов перед их добавлением в окно формы…

verilog vhdl modelsim altera

27 мар '18 в 14:53

0 ответов

Обновление файла.mif с помощью редактора содержимого системной памяти не показывает экземпляров

Я использую DE1 и VHDL. Я хочу постоянно обновлять файл MIF и отображать его на VGA. Я использовал одно из онлайн-руководств, чтобы использовать редактор содержимого системной памяти. Но после завершения процесса я вижу, что экземпляр не создается, …

vhdl fpga altera

23 окт '13 в 23:16