Описание тега virtex

Вопросы с тегом

Virtex - это серия FPGA производства Xilinx.

3 ответа

Использование XILINX XPS с Microblaze - самый быстрый способ программирования FPGA

Я разрабатываю микроконтроллер на основе микропроцессорного микропроцессора на FPGA Xilinx. Большая часть настройки оборудования выполнена. Все, что я сейчас обновляю, - это код c, который нужно запустить на микроблэйзе. Есть ли способ в XPS не пере…

fpga xilinx virtex

04 сен '09 в 18:50

0 ответов

Clock Wizard IP влияет на критический путь

Я использую оценочную плату Virtex-7 с тактовой частотой 200 МГц. Мой дизайн имеет критический путь менее 4 нс. Я пытаюсь использовать мастер часов IP для генерации тактового сигнала 120 МГц из входного тактового сигнала 200 МГц. Тем не менее, я сто…

fpga vivado virtex

05 янв '18 в 20:25

1 ответ

Взаимодействие с платой Xilinx virtex-5 FPGA

Я долгое время работал со стартовым комплектом Spartan 3e. Но сейчас я пытаюсь работать с платой virtex-5 ml505 xc5vlx110t (ff1136). И самая первая проблема, с которой я сталкиваюсь, состоит в том, что xilinx ise 14.7 не имеет пакета этой платы (он …

verilog fpga xilinx-ise virtex

22 ноя '15 в 19:07

0 ответов

Непрозрачный сбой платгена в Xilinx EDK

Это работает на: Ubuntu 64 LTS Xilinx Platform Studio 14.7 (lin64) Я пытаюсь запустить microblaze_demo Проект входит в состав платы Virtex 5, предоставленной PLDkit, но я получаю очень бесполезную ошибку. краткий журнал ошибок Running XST synthesis …

vhdl xilinx microblaze xilinx-edk virtex

04 июн '17 в 03:50

1 ответ

Конфигурация Sasebo GII virtex5 fpga

Я работаю с платой Sasebo GII, на которой установлены две ПЛИС: Xilinx Spartan и Xilinx Virtex5 (и на плате есть несколько отдельных JTAG-интерфейсов для настройки fpgas). Я использую ISE 14.4 под Linux, и у меня есть некоторые проблемы с настройкой…

fpga xilinx jtag gii virtex

29 мар '13 в 10:57

2 ответа

Сделайте простую схему для рассеивания мощности в VHDL

Я ищу идеи о чем-то простом, чтобы написать, что я могу использовать для измерения мощности. Мне просто нужно убедиться, что мои измерения мощности работают. Я использую Xilinx ISE 14.1 на Virtex-6. Я хотел бы простую схему, чтобы написать и синтези…

vhdl xilinx circuit virtex

17 авг '12 в 01:43

1 ответ

Написание ограничений ввода / вывода для virtex 5

Ребята, я работаю на плате virtex 5 и не знаю, как писать ограничения ввода / вывода. Может кто-нибудь предложить несколько хороших учебных пособий с основными сведениями об ограничениях написания. Я попробовал Руководство по ограничению Xilinx, оно…

constraints xilinx virtex

22 июн '12 в 14:29

1 ответ

Как использовать OLED-дисплей для Avnet Virtex4?

У меня есть Avnet ADS-XLX-V4FX-EVL12-G (оценочная плата Virtex4) с OLED-дисплеем. Я использовал Xilinx EDK 10.1 с Xilinx Platform Studio 10.1 и преуспел в загрузке некоторых базовых приложений на плату (последовательная связь). Теперь я хотел бы исп…

embedded fpga xilinx virtex

30 мар '09 в 14:33

1 ответ

Как прочитать регистр состояния Virtex 5 в цепочке JTAG?

Я работаю над XUPV5-LX110T и пытаюсь прочитать регистр состояния через JTAG. Я получаю неверные данные, но не понимаю почему. Кажется, я получаю все нули. Я подозреваю, что это связано с порядком цепочки JTAG, но я не уверен, как мне следует настрои…

fpga jtag virtex

07 фев '15 в 00:11

1 ответ

Что такое синтаксис в файле ucf для IOBDELAY для virtex 5?

# Sets the attributes to an input differential pin pair (din) NET <din_p> LOC=<AE7> | IOSTANDARD=<LVDS_25> |IOBDELAY=<NONE/BOTH/IBUF/IFD> | DIFF_TERM=<TRUE>; NET <din_n> LOC=<AF7> | IOSTANDARD=<LVDS_25&gt…

syntax vhdl fpga virtex

13 окт '16 в 14:06

1 ответ

Как я могу проверить данные обратного чтения на Xilinx Virtex 5?

Я знаю, что это говорит об этом в руководстве по конфигурации, но кажется, что это трудно проверить визуально. Есть ли какие-либо инструменты для автоматической проверки данных обратного считывания?

fpga xilinx virtex

03 апр '15 в 17:19

1 ответ

Триггер срабатывает на грани двух сигналов

Мне нужен триггер, который реагирует на края двух разных сигналов. Что-то вроде этого: if(rising_edge(sig1)) then bit <= '0'; elsif(rising_edge(sig2)) then bit <= '1'; end if; Существует ли такой триггер или есть какая-то другая техника, котор…

vhdl xilinx virtex

19 авг '09 в 18:08

0 ответов

Временное ограничение выхода DCM не выполнено

У меня есть DCM в моем дизайне с тактовой частотой 100 МГц: COMPONENT DCM_100 PORT( CLKIN_IN : IN std_logic;--100MHz RST_IN : IN std_logic; CLKIN_IBUFG_OUT : OUT std_logic; CLKOUT0_OUT : OUT std_logic; --divided by 1 CLKOUT1_OUT : OUT std_logic; --d…

fpga xilinx virtex

23 окт '17 в 10:51

0 ответов

Как генерировать высокочастотные (64 МГц) тактовые импульсы из источника очень низких частот (1,33 МГц) в Xilinx Virtex-6

Мне нужно генерировать внутренний тактовый сигнал 64 МГц в FPGA Virtex-6 Xilinx на основе входного тактового сигнала 1,333 МГц. Если я использую мастер генератора тактовых импульсов в инструменте ISE, он допускает входные тактовые частоты только до …

fpga xilinx virtex

19 янв '16 в 20:25

1 ответ

Создание несимметричных часов из дифференциала на плате часов на fpg a плате VC709

Я пытаюсь использовать встроенные дифференциальные часы для моего кода verilog. Ниже приведены фрагменты моего файла verilog и ограничений. Несмотря на то, что код хорошо синтезируется, я не вижу изменения светодиодов на плате. Может кто-нибудь сказ…

verilog fpga synthesis virtex

08 май '18 в 21:28

0 ответов

Xilinx ISE: адресное пространство для BLOCK ROM и RAM с использованием файла BMM с примитивами RAMB32

Я должен сопоставить ПЗУ с адресом 0x0000 до 0xFFFF и ОЗУ с адресным пространством 0x10000-0x1FFFF. Я сгенерировал следующий оперативной памяти от CoreGen: component brom_im port ( clka : IN std_logic; addra: IN std_logic_VECTOR(15 DOWNTO 0); douta:…

vhdl fpga xilinx synthesis virtex

25 окт '17 в 00:18

1 ответ

Как изменить напряжение питания для плат Xilinx Virtex-5 FPGA ML501, ML506 и ML510?

Я пытаюсь провести эксперимент, чтобы увидеть, как различные напряжения питания влияют на частоту кольцевого генератора и надежность ячеек SRAM. У меня есть доступ к нескольким платам Xilinx Virtex-5, а именно, ML501, ML506 и ML510. Я пытался искать…

verilog fpga xilinx virtex

04 ноя '13 в 04:15

1 ответ

Как узнать температуру внутри чипа FPGA Xilinx Virtex-5?

Я пытаюсь провести эксперимент, чтобы увидеть, как различные температуры на кристалле влияют на частоту кольцевого генератора. Я знаю, что с ростом температуры частота кольцевого генератора также уменьшается. Но я не знаю, насколько это будет уменьш…

fpga xilinx temperature virtex

04 ноя '13 в 04:49

2 ответа

Как я могу использовать 5x5filter (блок Xilinx), он постоянно говорит мне, что в счетчике есть ошибка?

Я пытаюсь применить краевой фильтр к изображению, используя блоки Xilinx, Я использовал буфер 5х5, затем подключил к нему фильтр 5х5. Но он продолжает говорить мне: Недопустимый период. Этот блок блокирует попытки установить период, не кратный целом…

matlab simulink xilinx virtex

24 ноя '11 в 13:51

0 ответов

Может ли прерывание частичной реконфигурации FPGA привести к неопределенному состоянию?

Я работаю над контроллером реконфигурации для реконфигурируемого процессора. Одна из функций, которые я попытался реализовать, заключается в том, чтобы правильно обрабатывать ошибки CRC, а также разрешать прерывания во время реконфигурации. Я исполь…

fpga xilinx virtex

11 июл '16 в 10:36