Описание тега test-bench

Вопросы с тегом

A test bench or testing workbench is an (often virtual) environment used to verify the correctness or soundness of a design or model, for example, that of a software product.

4 ответа

В Verilog я пытаюсь использовать $readmemb для чтения.txt файла, но он только загружает xxxxx (не заботится) в память

Мне нужно загрузить память с некоторыми данными первоначально в двоичном формате. Я читал, что $readmemb может быть использован для этого, и есть даже способ сделать синтезируемым. Итак, я создал другой модуль с именем RAM_IN (который не является мо…

10 май '16 в 10:28

3 ответа

Лицензия TestBench и Дженкинс на AWS

Я настроил несколько безголовых тестов пользовательского интерфейса с помощью Vaadin TestBench, но Jenkins не работает из-за лицензирования при запуске: License for Vaadin TestBench 4 not found. Go to vaadin.com/pro for more details. В документации …

amazon-web-services maven jenkins vaadin test-bench

28 мар '17 в 21:10

0 ответов

КИХ-фильтр Simulink не производит вывод

Я пытаюсь заставить испытательный стенд Verilog для FIR-фильтра, произведенного в Simulink, работать. Компонент VHDL для фильтра создается Simulink и представляет собой перезагружаемый FIR-фильтр с 40 коэффициентами, каждый из которых содержит 16 би…

filter verilog vhdl test-bench

26 окт '17 в 15:19

1 ответ

Код VHDL таймер одного выстрела

Сейчас я пишу VHDL, чтобы сделать модуль таймера с одним выстрелом. Но я не знаю, какой код прав в двух видах кода: первый или второй. Я использовал тестовый стенд, я вижу разные. Какой правильный код для моностабильного (однократного)? Это первый к…

vhdl fpga test-bench

10 июн '18 в 05:02

0 ответов

Конвертировать VHDL Do файл в Verilog Macro

Как я могу изменить файл do, который находится по следующей ссылке, для использования с файлами Verilog, а не с файлами VHDL? http://www.cs.colostate.edu/~cs460/labnotes/xor3.do меня есть те же файлы, которые находятся в VHDL в этом файле do, но в V…

makefile macros verilog vhdl test-bench

28 мар '18 в 20:48

3 ответа

VHDL testbench для устройства, которое использует два ранее определенных и проверенных объекта

Предупреждение: это будет долго. Извините, если это слишком многословно. Я только начинаю изучать FPGA и VHDL, используя Quartus Prime. За последние несколько дней я научил себя: Как написать VHDL Как сделать компонент Как написать тестовый стенд Ка…

vhdl quartus test-bench

04 июл '18 в 11:02

1 ответ

Как установить настройки прокси для vaadin TestBench в Selenium Java?

Мне нужно подключиться к серверу vaadin для проверки лицензии vaadin Testbench. Я написал код в программе Java как System.setProperty("https.proxyHost", "www-proxy.cccc.cccccccc.de"); System.setProperty("http.proxyPort", "1234"); System.setProperty(…

java selenium-webdriver http-proxy vaadin7 test-bench

19 апр '18 в 13:27

1 ответ

Verilog Деление деления на два счетчика из D Вьетнамки не работает

У меня есть рабочий DFF под модулем ниже. d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); Однако, когда я переключаю вход "D" на "Qn" - чтобы сделать счетчик деления на 2 - результаты тестового стенда не показывают ни Q, ни Qn. Его красный, как будто …

verilog fpga test-bench

20 мар '16 в 20:08

2 ответа

Использование целых чисел из большого однострочного текстового файла для testbench

У меня есть файл с большим количеством целых чисел, он выглядит так: 123 254 360 700 800 900 1000 354 778 897 663 554 888 776 654 655 231 900 777 666 667 776 887 991 555 888 778 666 111 2232 444 545 667 ... Я написал VHDL-код (алгоритм) для анализа …

vhdl test-bench

06 сен '18 в 17:17

0 ответов

Можно ли скомпилировать RTL и Testbench отдельно?

С увеличением размеров проектов и их тестовых стендов, если команда разработчиков вносит какие-либо изменения в код RTL и хочет проверить его, необходимо перекомпилировать весь RTL + TB. Вместо этого, есть ли способ, по которому RTL и TB могут быть …

verification test-bench rtl cadence

04 сен '18 в 08:25

1 ответ

Задержка в процессе VHDL между соседними операторами

Я экспериментирую с VHDL и столкнулся с задержкой, от которой я не могу избавиться. Я пытаюсь запрограммировать очень простой логический вентиль AND с 3 входами на тестовом стенде, который проходит через все возможные входы для AND3 и последующего в…

vhdl simulation delay xilinx test-bench

25 окт '15 в 15:45

1 ответ

Симуляция запуска Modelsim из Quartus не работает должным образом

Это испытательный стенд `timescale 1 ps/ 1 ps module sum_fix_vlg_tst(); reg select; reg [7:-8] valor_a; reg [7:-8] valor_b; // wires wire [8:-8] result_fx; sum_fix i1 ( .result_fx(result_fx), .select(select), .valor_a(valor_a), .valor_b(valor_b) ); …

verilog modelsim quartus test-bench

08 фев '16 в 12:07

2 ответа

Ошибки Verilog Testbench для компаратора

Я новичок в Verilog, и мне нужно сделать 8-битный компаратор, когда a равно, меньше чем и больше чем b, Вот что у меня есть для кода (который не дает мне ошибок): module MagnitudeComparator8bit (input signed [7:0]a, input signed [7:0]b, output eq, o…

verilog system-verilog test-bench

28 янв '16 в 23:39

0 ответов

Проблема вождения бидир порт тестбенч verilog

Я уже посмотрел этот пост, и я все еще немного растерялся (и не уверен, что он отвечает на мой вопрос): Двунаправленный порт в Verilog TestBench Я пишу мастер-код для протокола i2c и перешел к тестированию. У меня есть входной порт (SDA), который, п…

verilog fpga bidirectional test-bench

14 ноя '16 в 07:14

2 ответа

VHDL запись в файл ничего не делает

Я написал фрагмент изображения VHDL-кода. Для тестирования я создал файл значений пикселей с помощью Matlab и относительно простого тестового стенда (он просто заполняет значения из файла на вход). Я хотел записать результаты в новый файл, чтобы я м…

vhdl vivado test-bench

13 май '16 в 07:32

1 ответ

Как поставить нужные входы для симуляции VHDL (Force Command)

Ниже приведен код VHDL для счетчика, использующего триггеры. Здесь мы предполагаем, что триггеры срабатывают с положительным фронтом. Внутри архитектуры я объявил Q (текущее состояние) и D как 4-битный логический вектор. Я назначил все выходные сигн…

vhdl simulation test-bench

03 апр '17 в 15:38

1 ответ

Код Test Bench не будет работать в Verilog для конвейерного процессора

Я проектирую простой конвейерный процессор в Verilog. Я думаю, что мой код в порядке, но ничего не происходит, когда я запускаю свой тестовый стенд. Я создаю все мои переменные, но мои блоки всегда игнорируются. У меня есть копии моего кода процессо…

verilog test-bench

21 апр '16 в 14:00

0 ответов

Картирование в ASAM XIL

Может кто-нибудь сказать мне, что такое использование карт в Ассоциации стандартизации систем автоматизации и измерений (ASAM XIL)? Я не мог найти правильные детали об этом отображении..

automation test-bench

12 дек '18 в 06:17

1 ответ

Последовательный или параллельный: операторы внутри начального конечного блока под вилкой join_any?

Как выполняется задача 1/ функция 1 по сравнению с задачей 2/ функция 2. Будет ли это последовательным или параллельным? fork forever begin task1/function1; task2/function2; end join_any

verilog system-verilog test-bench

29 окт '17 в 21:58

1 ответ

Правильный способ использования для цикла внутри испытательного стенда, чтобы охватить все возможные случаи

Я создаю тестовый стенд для объекта высшего уровня. Он использует несколько компонентов, включая 2x 8:1 mux в конце, создавая 2 отдельных выхода. Я решил использовать "for loop", чтобы охватить все случаи, но мои входные данные присваиваются моим вы…

vhdl modelsim test-bench

08 янв '19 в 11:11