Описание тега questasim

Описание тега Вопросы с тегом

Программное обеспечение Mentor Graphics для функционального моделирования проектов VHDL или Verilog HDL

1 ответ

Как сделать линтинг с квестасимом?

Я использовал подкладочный инструмент HAL от Cadence. Теперь я должен использовать Questasim. Но я не знаю об инструментах или переключателях, которые я могу использовать для ворса. Есть ли какой-нибудь инструмент от Mentor(Questaism), такой как HAL…

04 мар '16 в 06:58

1 ответ

VHDL 2008 не может управлять сигналом с псевдонимом внешнего имени

Пожалуйста, взгляните на следующий код, а именно на 3 закомментированные строки в конце. Я смоделировал это с помощью Questasim 10.6c: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity alias_extname_driving_signal is port( …

vhdl modelsim questasim

19 янв '18 в 18:14

1 ответ

VHDL-2008 внешние имена: ссылка verilog net?

Можно ли использовать иерархические ссылки VHDL-2008 / внешние имена для ссылок на сети Verilog? Questa Sim (10.6c) останавливает симуляцию с этим сообщением об ошибке: vsim-8509: класс объектов "SIGNAL" для "dut_i.my_net" отличается от класса "net"…

verilog vhdl questasim

16 янв '19 в 09:08

1 ответ

Функция просмотра uvm_reg занимает много времени, чтобы вернуться

Я думал peek функция uvm_reg вернул значение в 0 времени симуляции. Так как мне нужна была эта функциональность, я реализовал все свои пути доступа к бэкдору HDL. Это код, который я использую в моем табло while (state == DISABLE) begin uvm_reg_data_…

system-verilog uvm questasim

28 ноя '16 в 20:54

1 ответ

Как вызвать пересечение часового домена в Questa CDC?

Есть ли команда для вызова Clock Domain Crossing (CDC) в Questa CDC? Я ищу что-то вроде в midelsim .vsim для симуляции, в каденции simvision.

questasim

03 авг '18 в 05:26

2 ответа

Set Questa Sim Редактор двойного щелчка

Я пытаюсь заставить Questa Sim-64 10.7a открывать файлы.sv в Notepad++, когда я дважды щелкаю в окне проекта. Я установил команду редактора для использования Notepad++, поэтому, когда я использую команду редактирования в окне консоли Questa Sim, он …

questasim

17 май '18 в 18:17

1 ответ

ПЗУ Quartus Prime

Привет, я проектирую 32-битный микроконтроллер ISA RISCV, и я организовал ПЗУ в виде массивов по 8 бит (1 байт), тогда ширина составляет 32 бита. Потому что мне это нужно. rom.txt: (каждая строка является инструкцией) 00000011 00100000 00000111 1001…

system-verilog riscv quartus rom questasim

23 дек '18 в 11:45

2 ответа

Установка UVM 1.2 в окнах Questasim 10.2

Я скачал UVM 1.2 с сайта Accellera. Я использую Questasim 10.2 и моя версия UVM 1.1d. Теперь я скопировал папку UVM 1.2 в C:\questasim_10.2c, Затем я изменил mtiUvm = $MODEL_TECH/../uvm-1.1d линия в modelsim.ini в mtiUvm = $MODEL_TECH/../uvm-1.2 Но …

uvm questasim

09 окт '14 в 05:08

0 ответов

Modelsim/Questasim работает на виртуальной машине

Я настраиваю сервер сборки для запуска синтеза и моделирования FPGA с тестовыми стендами каждую ночь. Я использую master в Jenkins на локальной машине и хочу запустить slave на виртуальной машине. Причину проблем, связанных с работой Modelsim с удал…

jenkins virtual-machine fpga modelsim questasim

09 май '16 в 13:00

1 ответ

Команда vsim в Questasim для получения информации о прохождении / сбое теста

Записана ли информация о прохождении / провале теста для имитации Questa в файле.ucdb? Если так, то есть ли vsim Команда, которая извлекает эту информацию?

system-verilog questasim

10 июл '15 в 18:28

1 ответ

Как получить источник выборочной корзины в Coverage в QuestaSIM

Я использую QuestaSIM и получаю объединенный отчет о покрытии от регрессии. Как я могу проследить отобранную ячейку из моего объединенного отчета о покрытии до его моделирования (название теста и начальное значение)?

system-verilog questasim function-coverage

03 июн '15 в 05:54

1 ответ

Параметризованная ошибка объявления класса в UVM

Я пытаюсь использовать параметризованный класс, расширенный от uvm_object. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass Когда я запускаю свои…

system-verilog modelsim uvm questasim synopsys-vcs

15 апр '17 в 00:39

1 ответ

Проверка с использованием Questasim

Я пытаюсь проверить свой дизайн в Questasim, а дизайн в VHDL. Я использую Makefile. Команда vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB) Он вызывает компилятор VHDL, но не отображает сигналы master_driver.Кто-нибудь может сказать решение?

uvm questasim

21 авг '17 в 11:19

1 ответ

Как узнать, какие макросы Systemverilog определены при использовании Modelsim или Questasim?

Я использую Questasim 10.4c для имитации дизайна Systemverilog, который использует директиву компилятора ifdef в нескольких местах. Пример: `ifdef FOR_SIMULATION_ONLY <code> `endif После компиляции я не нашел способа, чтобы Questasim мог явно …

system-verilog modelsim questasim

08 сен '16 в 00:12

1 ответ

Systemverilog: ошибка симуляции при прохождении структур как входные / выходные данные модуля

Я пытаюсь передать одну структуру в качестве входных данных и получить выходные данные в другой структуре. Однако у меня возникли некоторые проблемы во время моделирования. Следующий пример кода прекрасно компилируется в questasim, однако симуляция …

struct system-verilog questasim system-verilog-dpi

05 июн '15 в 20:03

1 ответ

Как я могу скомпилировать библиотеки симуляции Xilinx Vivado для например QuestaSim?

Я хочу скомпилировать примитивы моделирования Xilinx Vivado для QuestaSim (ModelSim). В документации перечислены команды TCL, но я бы хотел использовать обычную команду оболочки, например старую для ISE: <ISEDirectory>\bin\nt64\compxlib.exe -f…

bash xilinx vivado modelsim questasim

23 мар '16 в 18:11

1 ответ

Можно ли полностью скомпилировать модуль, а затем создать его отдельно в тестовом стенде?

Можно ли сделать полностью скомпилированную и автономную версию модуля RTL, как снимок в терминах Cadence, а затем позднее создать экземпляр этого скомпилированного модуля в тестовом стенде? В конечном счете, выполняется еще один шаг компиляции для …

verilog system-verilog cadence questasim synopsys-vcs

27 апр '18 в 09:03

1 ответ

Поиск, когда определенный сигнал имеет определенное значение в Modelsim, используя tcl

Я пытаюсь ускорить отладку. По большому счету я ищу конкретные значения сигнала. Я использую QuestaSim 10.0b под Linux. Я уже выяснил, что можно сделать в Modelsim/QuestaSim с помощью следующей команды searchlog -expr { stream == 'h20 } 0 К сожалени…

tcl modelsim questasim

24 ноя '14 в 04:39

2 ответа

Почему этот параллельный оператор менее чем на 100% покрывает код?

Почему следующий оператор генерации часов не покрывает 100% кода в ModelSim/QuestaSim? clk <= not clk after 5 ns when not finished; Это полный пример: library ieee; use ieee.std_logic_1164.all; entity coverage1_tb is end entity; architecture tb o…

vhdl code-coverage modelsim questasim

06 фев '17 в 23:04

2 ответа

Динамические Точки прикрытия в Покрытии Systemverilog

class conf; typedef struct packed { int ns_size; int limit; } ns; int num_ns_supported; ns num_ns[]; function new(input int s=5); num_ns_supported = s; num_ns = new[s]; foreach(num_ns[i]) begin num_ns[i].ns_size = (1000 * (i+1)); end endfunction end…

system-verilog questasim function-coverage

04 июн '15 в 18:54