Описание тега riscv

Описание тега Вопросы с тегом
RISC-V - это новая архитектура набора команд (ISA), которая изначально была разработана для поддержки исследований и обучения компьютерной архитектуре, а теперь стала стандартной открытой архитектурой для промышленных реализаций под управлением RISC-V Foundation.
2 ответа

В чем разница между регистрами Mscratch и Mtvec?

Для Mscratch:. Как правило, он используется для хранения указателя на локальное контекстное пространство машинного режима и заменяется регистром пользователя при входе в обработчик ловушек М-режима. Для Mtvec: регистр, который содержит конфигурацию …
06 июн '18 в 10:17
4 ответа

Какой минимальный набор инструкций RISC-V для GNU/Linux?

Я хочу создать свой собственный минимальный процессор RISC-V для FPGA. Процессор будет максимально простым с одним конвейером. Я прочитал весь RISC-V ISA и есть много стандартных расширений. Так каков минимальный RISC-V ISA, который может работать п…
04 фев '18 в 03:58
0 ответов

Как запустить собственный шестнадцатеричный файл в ядре ракеты RICSV

Извините, я новичок в RISCV. Я хотел бы запустить мой шестнадцатеричный файл в процессоре с чипом ракеты, есть ли способ запустить собственную программу в ядре ракеты? p / s: я не использую шип для имитации, я вместо этого использую модель sim. Что …
12 апр '18 в 02:56
1 ответ

Как MemReq и MemResp точно работают в RoccIO - RISCV

Я пытаюсь понять, как я могу читать и записывать в память в RISCV, когда я использую RoCCIO. Но я не мог четко понять, что происходит. Особенно как мне обращаться к памяти или как работать с памятью tag, Есть ли какие-нибудь ресурсы, которые я могу …
09 июн '15 в 23:05
2 ответа

Запуск dummy_rocc_test на доске zed

Dummy_rocc_test отлично работает на шипе с инструкцией custom0, но когда я кладу ее на доску zed и запускаю с ./fesvr-zynq pk dummy_rocc_test это дает мне ошибку незаконной инструкции. Я понимаю, что это потому, что rocc io находится не в конфигурац…
27 окт '15 в 03:58
0 ответов

Как RISCV-QEMU может генерировать прерывание таймера

Когда я запускаю свои простые умственные примеры на riscv-qemu, я обнаруживаю, что riscv-qemu не может генерировать прерывание по таймеру. Поэтому я прочитал вики о riscv-qemu и riscv-privileged-v1.10. Я думаю, что сначала я должен установить mip и …
02 мар '19 в 07:58
0 ответов

Передача управления из одного режима в другой в RISC-V

Как управление переходит из пользовательского режима в режим машины или режим супервизора в RISC-V?
23 май '18 в 05:11
0 ответов

Интерпретация стека обратных адресов в архитектуре risc v

Как указано на странице 16 в riscv-specv-v2.2.pdf, используются стеки предсказания обратного адреса. В нем говорится, что для JAL будет выдвигать адрес возврата в стек адреса возврата, когда rd = x1/x5. Но значит ли это поместите старый адрес возвра…
12 июл '18 в 13:48
1 ответ

Дизассемблер RISC-V не совпадает с результатами шипов?

Я создал программу Hello World только для тестирования моего riscv32-unknown-elf Набор инструментов, spike, pk и т.д. Хотя мне удалось распечатать привет мир, используя spike --isa=RV32 pk hello.elfЯ узнал, что если бы я добавил -d Флаг для отладки …
24 янв '17 в 00:06
1 ответ

RISC-V RV32I библиотека со свободным плаванием вызывает инструкции MUL и MULHU в __muldf3

Я использую текущие инструменты riscv для создания образа прошивки для ядра PicoRV32. Прошивка требует плавающей запятой, поэтому я использую -msoft-float, Это параметры компилятора / компоновщика, которые я использую: -Os -m32 -march=RV32I -msoft-f…
24 июн '15 в 09:21
1 ответ

Согласованность RISC-V кеша

Для процессора RISC-V Rocket, какую политику записи используют кэши (например, обратная запись + выделение, запись через + отсутствие выделения)? Как кэши L1 остаются связанными с кэшем L2 в RISC-V?
07 сен '15 в 23:49
1 ответ

Отображение сигналов долота в VCD

Я работаю с чипом RISC-V Rocket. Я добавил некоторые свои собственные сигналы и логику и хотел увидеть значения существующих сигналов в микросхеме Rocket, которые еще не показаны в форме сигнала VCD. Как мне записать эти сигналы в файл VCD?
15 сен '15 в 22:07
3 ответа

Имитация Rics-V Verilog

Я скомпилировал свой тест и сгенерировал файл.hex. где включить файл.hex в файлы verilog. все, что у меня есть для файлов verilog, это Top.DefaultVLSIConfig.v и memdessertMemDessert.DeafultVLSIConfig.v внутри папки rocket-chip В моей ОС нет симулято…
10 дек '15 в 19:35
1 ответ

Rocket core risc-v, загрузка и сохранение по адресу памяти, не проходящему через

Я использую RISC-V, ракетное ядро. Я хочу сделать некоторые основные операции чтения / записи по заданному адресу. Запустил все тестовые наборы, доступные в тестовом комплекте. Все тесты проходят (включая ld и store). Теперь напишите простой c testc…
19 июл '16 в 06:02
1 ответ

Количество ядер ракета-чип

Я работаю на Linux поверх spike и ракеты-чипа. Чтобы оценить программу, я пытаюсь настроить количество ядер, настроенных в spike, и чип ракеты. Я уже пытался получить информацию, которую бросил proc/cpuinfo с успехом. Я также написал небольшую прогр…
11 мар '16 в 14:57
2 ответа

Как сгенерировать шестнадцатеричные файлы в RISC V?

Я пытаюсь проверить RISC-V DUT с помощью инструкции 32-битного набора целых чисел, которая доступна по адресу https://github.com/ucb-bar/vscale Входные данные хранятся в памяти в виде шестнадцатеричного файла @ vscale / src / test /. входы / (по выш…
31 мар '17 в 21:00
2 ответа

Как смоделировать чип RISCV Rocket

Согласно компилятору riscv-gcc мы генерируем двоичный файл. Эти двоичные данные файла поступают на чип ракеты через эти сигналы. io_host_in_valid, введите [15:0] io_host_in_bits Здесь io_host_in_bits является 16-битным, поэтому мы запускаем 2 раза д…
10 апр '15 в 07:03
0 ответов

Нам было поручено построить многоядерный ISA с использованием процессора RISC-V Rocket. Мы не знаем, с чего начать

Мы студенты бакалавриата по компьютерной инженерии в индийском инженерном институте. В рамках нашего крупного проекта наше руководство поручило нам создать многоядерный ISA с использованием процессора RISC-V Rocket. Пару лет назад у нас был вводный …
27 сен '15 в 21:20
1 ответ

Что означает 1: на языке ассемблера?

Я читал исходный код тестового шаблона RISC-V. И есть определение макроса в riscv-test.h, Я хочу знать, что делает 1: означает в этом коде: #define RVTEST_CODE_BEGIN \ .section .text.init; \ .align 6; \ .weak stvec_handler; \ .weak mtvec_handler; \ …
11 сен '16 в 02:10
1 ответ

Как добавить новую пользовательскую инструкцию в набор команд RISCV

В течение многих дней я пытался смоделировать новые пользовательские инструкции с помощью симулятора RISV ISA, но не смог создать новую инструкцию и скомпилировать ее с помощью ассемблера riscv. Я попытался добавить свой новый код операции в утилиты…
05 окт '15 в 16:58