VHDL-2008 внешние имена: ссылка verilog net?

Question

VHDL-2008 внешние имена: ссылка verilog net?

Можно ли использовать иерархические ссылки VHDL-2008 / внешние имена для ссылок на сети Verilog? Questa Sim (10.6c) останавливает симуляцию с этим сообщением об ошибке:

vsim-8509: класс объектов "SIGNAL" для "dut_i.my_net" отличается от класса "net" обозначенного объекта.

Вот код VHDL, который терпит неудачу:

alias my_alias is << signal dut_i.my_net : std_logic >>;

2

verilog vhdl questasim

Источник

user2436850 16 янв '19 в 09:08

1 ответ

Решение

Другие вопросы по тегам verilog vhdl questasim

user2755607 17 янв '19 в 07:03 2019-01-17 07:03 · Accepted Answer · 2019-01-17 07:03

Согласно Руководству пользователя Questa:

Questa SIM поддерживает стандартный синтаксис "внешнего имени" IEEE 1076-2008, который позволяет вам делать иерархические ссылки от VHDL до VHDL. В настоящее время эти ссылки могут пересекать границы Verilog, но они должны начинаться и заканчиваться на VHDL.

Таким образом, ответ - нет.

Questa предоставляет набор процедур Signal Spy для доступа к вашим сигналам Verilog через имена строк. Вы также должны включить оптимизацию видимости для доступа к этим сигналам, так как строки не анализируются до времени выполнения.