Описание тега iverilog
ʻIverilog` - компилятор, который переводит исходный код Verilog в исполняемые программы для моделирования или другие форматы списков соединений для дальнейшей обработки.
1
ответ
Икар не знает, как анализировать массивы localparam?
Я использую v10 Icarus Verilog, Windows 8.1 и у меня возникают проблемы при компиляции 1D-массивов, например: localparam [15:0] A[0:5] = { 0, 10920, 21840, 32760, 43680, 54600 }; или 2D массив, например: localparam [1:0] B[0:5][0:2] = { {2'b00, 2'b1…
02 июн '17 в 09:31
2
ответа
Verilog: реализация с использованием примитивных модулей против побитовых операторов
В учебнике, который я читаю, реализованы 1-битные сумматоры с использованием встроенных примитивных модулей: module yAdder1(z, cout, a, b, cin); output[0:0] z, cout; input[0:0] a, b, cin; wire[0:0] tmp, outL, outR; xor left_xor(tmp, a, b); xor right…
30 июн '17 в 20:58
2
ответа
Модуль Verilog не может вычислить a&b и a|b
Я создаю модуль verilog, который вычисляет один из a+b, ab, a & b или a | б. Проблема в том, что он вычисляет для a + b и ab. но он не может вычислить a & b и a | б и ничего не вернуть. input [31:0] a, b; input [2:0] op; output [31:0] z; output ex; …
20 мар '16 в 05:48
1
ответ
Могу ли я назначить 2 состояния из связанных битов доступа к 4 переменным состояния?
Должно ли это привести к x или 0 и, таким образом, результат будет полностью x или 0? Точность. к LRM, если мы получим доступ к 2 переменным состояния вне границ, тогда это должно быть 0. Правильно ли присвоить 0 для r2. module top; reg [1:0] r; bit…
13 июл '18 в 07:02
2
ответа
4-битный счетчик Verilog, спроектированный с использованием отрицательных краевых триггеров
Я очень новичок в Verilog HDL и мне нужно кодировать этот 4-битный счетчик. С помощью некоторого чтения счетчиков вверх-вниз и t триггеров я уже сделал следующий код: module up_down_4bitcounter ( out, up_down, clk, data, reset ); //Output Ports outp…
05 июн '15 в 13:28
1
ответ
Среда iverilog, настроенная на MacBook
Я попытался сделать команду iverilog. Я могу запустить программу Verilog на своем Macbook Air. После нескольких шагов по установке файлов, учебник сказал мне набрать: export PATH=~/bin:/usr/local/iverilog/bin Это работало с точки зрения команды iver…
14 мар '15 в 18:50
3
ответа
Программа Verilog не получает желаемый результат на 4x1 mux
У меня есть эта программа, которую я должен сделать для этой диаграммы Диаграмма декодера 4x2: я продолжаю пытаться изменить начальные значения выходного массива с 0 на 1 и с 1 на 0, просто отрицая их, но я все еще не получаю желаемый результат. 4x1…
25 фев '18 в 09:00
1
ответ
Как сделать массив в 'verilog' (код внутри)
Я хочу сделать массив с именем "а" и заполнить его любыми двоичными числами и это 1-D массив, мой код должен сделать как sw в mips (сохранить слово) 'm' значение, которое я хочу сохранить в 's' Спасибо, module ALU(m,s,control,out,zeroflag,array); in…
01 янв '17 в 19:17
0
ответов
Verilog код для разделения исходного сигнала размером 1000
Я новичок в Verilog, поэтому, пожалуйста, помогите мне со следующим кодом, который я хочу реализовать: module division (input clk, input rst, input [15:0]din, output [15:0]out); reg signed [15:0] a;//this will have max value among din value reg sign…
22 июн '16 в 10:26
1
ответ
Verilog - Вложенная генерация для цикла с несколькими genvars, не возможно?
Я пытаюсь добавить второй уровень вложенности в мой цикл генерации в следующем коде, но iverilog выдает ошибку, что регистр j неизвестно: ../crc.v:119: register ``j'' unknown in crc_tb.U_crc.loop[31]. Так можно ли использовать несколько genvars в ve…
28 апр '17 в 18:41
1
ответ
Кто-нибудь может объяснить использование "$sreadmemh" в SystemVerilog? Я нигде не получаю четкого объяснения
Пожалуйста, объясните, как этот код работает... module top; //string mem [5]; real mem [5]; initial begin $sreadmemh(mem,2,3,"A","B"); $display("mem = %p",mem); end endmodule
06 авг '18 в 07:19
2
ответа
Перезагрузите файл VCD в gtkwave из командной строки
Я использую VCD-файл, сгенерированный iverilog с помощью gtkwave. В графическом интерфейсе есть кнопка, но я бы хотел перезагрузить окно волны из командной строки. Как бы я пошел об этом?
12 июл '17 в 16:42
0
ответов
Компиляторы Verilog дают разные результаты
Итак, я написал код verilog, который компилируется в 'Synopsys VCS compiler', не выдает выходных данных или слишком долго работает в 'Cadence Incisive compiler' и выдает ошибку типа Array object used with a normal operator: s7_box_table[0]." "design…
01 окт '17 в 08:34
1
ответ
Ошибка в компиляции: оператор репликации в Verilog
Я пишу код verilog (поведенческий) для 16-битного ALU. Я сталкиваюсь с ошибкой компиляции: module alu_16bit(out,a,b,op); output reg [15:0] out; input [15:0] a,b; input [2:0] op; reg [15:0] e ; reg [15:0] d ; parameter op_add = 3'b000 ; parameter op_…
28 мар '18 в 16:07
2
ответа
Как переписать этот код с помощью выражения Generate?
У меня есть код Verilog, который выглядит примерно так. module top ( . . input a_2; input a_1; input a_0; ); bottom I_bottom( . . .a(a_2); ); bottom I_bottom_2( . . .a(a_2); ); bottom I_bottom_1( . . .a(a_1); ); bottom I_bottom_0( . . .a(a_0) ); end…
06 июл '16 в 05:18
1
ответ
Модуль Verilog для АЛУ, но не работает должным образом
Я пытаюсь записать АЛУ для Verilog. И есть несколько ошибок, которые я испытываю. Прежде всего, вот мой код: module yAlu(z, ex, a, b, op); input [31:0] a, b; input [2:0] op; output [31:0] z, ztemp; output ex; wire[31:0]a0,a1,a2,a3,a4, atemp; assign …
21 мар '16 в 04:33
1
ответ
iverilog возвращает бред при тестировании 4-битного сумматора
Точно следуя моему руководству профессора, его компьютер возвращает значения, отличные от моих. Я трижды проверил, и мой код идентичен его в любом случае. Вот тестовая партия: module RCA_4_tb; reg [3:0] a, b; reg cin; wire [3:0] sum; wire cout; init…
26 мар '18 в 05:40
0
ответов
Для iverilog ivl.exe перестал работать для версии 0.9.7 и vvp не выводит в более новой версии в Windows 10
Для версии 0.9.7 она не работает и выдает ошибку, а для более новой версии работает команда iverlog, но команда vvp не выдает никаких результатов. Я не знаю, что делать, я хочу использовать iverilog впервые в Windows. [править]: эта проблема возникл…
16 фев '18 в 19:13
3
ответа
4-битный сумматор-вычитатель в verilog
Я пишу код verilog для 4-битного вычитателя сумматора. Я использую структурный дизайн. Сначала я написал код verilog для 1-битного полного сумматора. Затем я использую это, чтобы написать код для 4-битного вычитателя сумматора. module fadder (A, B, …
02 сен '18 в 05:05
4
ответа
Кольцевые прилавки в verilog
Я пытаюсь создать 4-битный счетчик, используя D-триггеры в Verilog. Я следую за этой схемой http://i.imgur.com/VR5593a.png. Я получил код для отдельного D-триггера. У меня проблема с D0 в первом такте. Я предполагаю, что сначала я должен принять Q0 …
02 ноя '15 в 07:57