Verilog - Вложенная генерация для цикла с несколькими genvars, не возможно?

Question

Я пытаюсь добавить второй уровень вложенности в мой цикл генерации в следующем коде, но iverilog выдает ошибку, что регистр j неизвестно:

../crc.v:119: register ``j'' unknown in crc_tb.U_crc.loop[31].

Так можно ли использовать несколько genvars в verilog? Это выглядит как j интерпретируется как регистр.

Фрагмент кода:

genvar i;
genvar j;

reg [DATA_WIDTH-1:0] temp;

generate
for(i = 0; i < CRC_WIDTH; i= i + 1)
begin : loop
    always @(posedge clock or posedge reset)
    begin
         if (reset)
         begin
             crc_out[i+:1] = SEED[i+:1];
         end
         else if (init)
         begin
            crc_out[i+:1] = SEED[i+:1];
         end
         else if (data_enable)
         begin
            if (DEBUG)
                 $display("\n\nCRC OUT[%0d]\n***************************************************************************", i); 
            if (REVERSE)
            begin
                for (j = DATA_WIDTH-1; j >= 0; j = j - 1)
                begin : reverse_loop
                    temp[DATA_WIDTH-1-j]  = data[i][j];
                end
                crc_out[i+:1] <= prev(DATA_WIDTH-1,i,temp,crc_out);                
            end
            else
            begin
                crc_out[i+:1] <= prev(DATA_WIDTH-1,i,data,crc_out);
            end
         end
     end
end
endgenerate

Answer 1

Вы можете вкладывать несколько циклов генерации, но ваш внутренний цикл генерации находится внутри процедурного блока кода - это недопустимо. возможноj должна быть просто локальной переменной вместо genvar,