Ошибка в компиляции: оператор репликации в Verilog

Question

Я пишу код verilog (поведенческий) для 16-битного ALU. Я сталкиваюсь с ошибкой компиляции:

module alu_16bit(out,a,b,op);

output reg [15:0] out;
input [15:0] a,b;
input [2:0] op;
reg [15:0] e ;
reg [15:0] d ;

parameter op_add    = 3'b000 ;
parameter op_sub    = 3'b001 ;
parameter op_sl     = 3'b010 ; // shift left
parameter op_sr     = 3'b011 ; // shift right
parameter op_sar    = 3'b100 ; // shift arithmetic right
parameter op_nand   = 3'b101 ;
parameter op_or     = 3'b110 ; 

always @(*)
begin
case(op)
op_add  : out <= a+b ; 
op_sub  : out <= a-b ; 
op_nand : out <= ~(a&b) ;
op_or   : out <= a|b ; 
op_sr   : out <= a >> b ;
op_sl   : out <= a << b ; 
op_sar  : begin
            if(b>16'd15)
                out <= {16{a[15]}} ;
            else
                out <= {b{a[15]},a[15:b]} ;
          end

default: out <= 4'bzzzz ; 
endcase
end

endmodule

Я сталкиваюсь с ошибкой компиляции в этой строке op_sar:

out <= {b{a[15]},a[15:b]} ;

Это ошибка, которую я получаю:

alu_16bit.v:65: error: Syntax error between internal '}' and closing '}' of repeat concatenation.

Answer 1

Эта линия

out <= {b{a[15]},a[15:b]} ;

не годится по двум причинам:

я) я думаю ты имел ввиду

out <= {{b{a[15]}},a[15:b]};

а также

II) оба {b{a[15]}} а также [15:b] незаконны, потому что b не является константой.

Итак, если вы хотите подписать расширение и хотите подписать арифметику, почему бы не сделать out подписать и использовать >>> (арифметический сдвиг вправо) оператор, который будет обрабатывать расширение знака для вас?