Verilog код для разделения исходного сигнала размером 1000

Question

Я новичок в Verilog, поэтому, пожалуйста, помогите мне со следующим кодом, который я хочу реализовать:

module division (input clk, 
                 input rst, 
                 input [15:0]din, 
                 output [15:0]out);

  reg signed [15:0] a;//this will have max value among din value 
  reg signed [15:0] b;//this will have min value among din value 
  reg signed [15:0] z;//

 always @ (posedge clk)
  if (rst)
    z <= 0;
  else
    z <= (din-min) / (max-min); // in which din is source signal having size of 1000

assign out=z;

endmodule

Проблема в приведенном выше коде заключается в том, что din является переменной, и когда я синтезирую этот код в Xilinx, я получаю сообщение об ошибке, что оператор Div не поддерживается.

Как это реализовать? Заранее спасибо..