4-битный счетчик Verilog, спроектированный с использованием отрицательных краевых триггеров

Question

Я очень новичок в Verilog HDL и мне нужно кодировать этот 4-битный счетчик. С помощью некоторого чтения счетчиков вверх-вниз и t триггеров я уже сделал следующий код:

module up_down_4bitcounter (
out,
up_down,
clk,
data,
reset
);

//Output Ports
output [3:0] out;

//Input Ports
input [3:0] data;
input up_down, clk, reset;

//Internal Variables
reg [3:0] out;

//Start of Code
always @(negedge clk)
if (reset) begin // active high reset
out <= 4'b0 ;
end else if (up_down) begin
out <= out + 1;
end else begin
out <= out - 1;
end

endmodule 

Теперь я получаю эту ошибку:

Exercise5_1.v:25: syntax error
Exercise5_1.v:25: error: unmatched character (')
Exercise5_1.v:25: error: malformed statement

Строка 25 это:

out <= 4'b0 ;

Я не уверен на 100%, верна ли моя кодировка. Можете ли вы сказать мне, где моя проблема?

Answer 1

Line 25 is this one:

В строке 25 есть ошибка:

out <= 4'b0 ;

Ответ:

Out <= 4'b0000 ;

Answer 2

Ваш код в порядке, вы можете смоделировать его здесь. Одним из вариантов является изменение out <= 4'b0; в out <= 0;, и если это работает, что-то не так с вашим редактором или симулятором.