Соединение STD_LOGIC с однобитным STD_LOGIC_VECTOR

Question

Я использую Xilinx ISE и сгенерировал память с помощью CORE Generator & Architecture Wizard.

Проблема в том, что он создал сигнал разрешения записи (wea) как STD_LOGIC_VECTOR(от 0 до 0), что приводит к несоответствию типов:

Строка ###: ошибка типа рядом с encnt; текущий тип std_logic; ожидаемый тип std_logic_vector

Как я могу бросить encnt, что является std_logic, для одного бита std_logic_vector?

(ISE не позволяет мне менять wea из файла памяти.)

casting vhdl xilinx-ise

Источник

user4794229 16 апр '18 в 07:43

1 ответ

Решение

Другие вопросы по тегам casting vhdl xilinx-ise

user4090959 16 апр '18 в 07:47 2018-04-16 07:47 · Accepted Answer · 2018-04-16 07:47

Это довольно распространенный сценарий с этими блоками IP. Вы можете легко связать свой std_logic сигнал как это:

wea(0) => encnt,

Вместо общения wea в целом, вы просто связываете этот один элемент (0), Как wea имеет только один элемент, это назначает весь вектор.