Есть ли кто-то, кто использовал ' Scons' вместо ' make' для довольно больших проектов FPGA? Это вышло из коробки или все еще есть какие-то хакерские атаки для языка VHDL или Verilog? А как насчет интеграции с Modelsim/ISE/Vivado/Quartus? Или я должен некоторое время придерживаться make-файлов?