Различное поведение битовых файлов с одинаковым кодом, но разными стратегиями, сформированными в Xilinx Vivado 2018.1

Question

Различное поведение битовых файлов с одинаковым кодом, но разными стратегиями, сформированными в Xilinx Vivado 2018.1

Я запустил две реализации для одного и того же синтеза, один с включенным Refine_Placement + Post_route_and_Phy_optimization(директива по умолчанию), а другой с Refine_Place + Post_route_and_Phy_optimization (директива агрессивный_explore).

Оба сформированных битовых файла имеют 0 WNS и WHS, но, тем не менее, я наблюдал значительную разницу в их поведении.

Зависит ли поведение реализации битового файла?

** Примечание: там не было предполагаемой защелки.

0

verilog fpga xilinx hdl

Источник

user7482482 21 янв '19 в 06:16

0 ответов

Другие вопросы по тегам verilog fpga xilinx hdl