Как использовать / объявить целочисленное значение без знака в VHDL?

Question

Я пытаюсь создать базовый торговый автомат на плате Altera DE1-SoC. Мой вопрос связан с попыткой кодирования автомата, который будет контролировать процесс продажи. Как вы отслеживаете добавляемую стоимость $ между состояниями? Я думаю, что код, который я пытаюсь реализовать, написан на языке более высокого уровня и не может быть скомпилирован в VHDL. Есть идеи?

Я получаю эту ошибку (сразу после объявления архитектуры):

Ошибка (10482): ошибка VHDL в State.vhd(21): объект "unsignedInteger" используется, но не объявлен

library ieee;
    use ieee.std_logic_1164.all;
    use IEEE.numeric_std.all;
    use IEEE.std_logic_unsigned.all;

    entity MessageState is
    Port(
        Reset          :in   std_logic; -- reset to a safe state
        -----------------------------------------------------------------------------------
        MyStateOut  :out    std_logic_vector( 1 downto 0 ); -- drive the current state to display or LEDs 
        OutputCode  :out    std_logic_vector( 6 downto 0 ) -- to the display driver 
    );

    end;

    architecture Vending_FSM of MessageState is

    signal Count: unsignedInteger(8 downto 0);

    -- we define a data type to represent the states. Use descriptive names
    -- add more lines for more states. Change the size of MyState as needed
    subtype MyState is std_logic_vector(2 downto 0);

    constant Idle          :MyState := "000";
    constant NickelState  :MyState := "001";
    constant DimeState    :MyState := "010";
    constant QuarterState :MyState := "011";
    constant Dispense       :MyState := "100";

    signal state, next_state: MyState;

    begin

    MyStateOut <= state; -- make state visible.

    MyNextState: process(state, next_state) begin -- add all signals read or tested in this process

        case state is

        when Idle =>

            if ( KEY(0) = '1') then
                next_state <= NickelState;

            elsif ( KEY(1) = '1') then
                next_state <= DimeState;

            elsif ( KEY(2) = '1') then
                next_state <= QuarterState;

            else
                next_state <= Idle; -- default action
                Count <= (others => '0');

            end if; 

Answer 1

1) Удалить use IEEE.std_logic_unsigned.all; так как numeric_std уже загружен. Он объявляет SIGNED а также UNSIGNED типы данных.

2) Тип вашего сигнала Count просто UNSIGNED,