Описание тега digital-design

Вопросы с тегом
1 ответ

Преобразование шестибитового двоичного числа в соответствующее двухзначное число BCD?

Вот вопрос, который я так старался, но не смог его решить. Я запечатлел вопрос так, как он был из вопросника, я не мог решить его на экзамене, и никто другой не смог.Вы, вероятно, спросите, почему бы вам не спросить своего лектора (это справедливый …
14 июн '13 в 19:45
1 ответ

NGSpice анализ Монте-Марло, как передать параметры в подсхему?

Вопрос: Как передать измененные параметры модели устройства (такие как W, L, Tox) в подсхему во время цикла итераций Монте-Карло? Версия инструмента: [boris@E7440 inverter]$ ngspice -v ngspice compiled from ngspice revision 23 Written originally by …
12 июл '16 в 13:49
1 ответ

"Предупреждение C0007: в архитектуре есть несвязанные экземпляры"!

У меня есть следующий исходный код с компакт-диска, прилагаемого к книге "Основы цифрового дизайна". Когда я попытался запустить программу, она выдала мне следующую ошибку: Compiling Fig17_13.vhd... C:\Users\SPIDER\Desktop\EE460\The Final Project\Fi…
27 май '11 в 11:26
1 ответ

Сети, которая разветвляется, нельзя присвоить более одного значения

Я пытаюсь разработать 8-разрядный множитель на основе 4-разрядного множителя. так что это мой код: module _8bit_multiply(a, b, q); input [7:0] a; input [7:0] b; output [15:0] q; wire [7:0] q0; wire [7:0] q1; wire [11:0] q2; wire [11:0] q3; wire [7:0…
24 ноя '17 в 10:36
1 ответ

Хранить битвектор в триггерах вместо памяти - Зубило

Я хотел бы знать разницу в использовании Reg а также Mem в долоте, и как я могу решить, какой из них выбрать в общих сценариях. Я бы предположил, что Mem является лучшей идеей при хранении большого объема данных, потому что он будет хранить данные в…
08 мар '17 в 03:46
3 ответа

Как определить последовательность двух часов (асинхронных друг с другом) одновременно в Verilog?

Я работаю над дизайном, который должен определять первое совпадение двух нарастающих фронтов двух асинхронных часов разных частот. код примерно так может работать для моделирования. fork @posedge clkA begin a=$time end @posedge clkB begin b=$time en…
14 июн '13 в 06:52
1 ответ

Verilog калькулятор с 16-битными входами

Эй, ребята, я застрял в проекте и ищу понимание. Проблема заключается в следующем: создайте модуль Verilog с именем "calculator", который принимает два 16-разрядных числа со знаком с именами "in1" и "in2" и выполняет следующие функции в зависимости …
22 фев '16 в 10:34
1 ответ

Реализация Verilog Testbench

Я пытаюсь реализовать программу Verilog, и большинство тестов успешно пройдено (1188 из 1440). Мой вопрос, однако, заключается в том, что мой ожидаемый выход переполнения в настоящее время отображается в 0, в то время как ожидаемое значение должно б…
22 фев '16 в 23:53
2 ответа

Пересечение тактовой области для сигнала импульса и уровня

Для импульса мы используем Pulse-Synchronizer, а для Level Signal мы используем 2-флоп синхронизатор, но что, если сигнал может иметь импульсный или Level уровень? Есть ли способ синхронизировать это?
28 июн '16 в 04:57
1 ответ

Программируемые логические устройства

У меня путаница в понимании структуры устройства PAL. Мой первый вопрос: если мы купим устройство PAL, то как мы узнаем, сколько минимальных терминов добавляется каждым вентилем OR в массиве OR? Другими словами, я спрашиваю, есть ли какой-нибудь ста…
08 янв '10 в 11:52
0 ответов

Возможное пересечение часового домена?

Пожалуйста, смотрите следующий код. (Для ясности, это SerCes от YCbCr от 4:2:2 до 4:4:4.) always @(posedge clk_54, posedge reset) begin if (reset) cntr <= 0; else if (flag_in) cntr <= cntr+1; end always @(posedge clk_54, posedge reset) begin i…
21 май '18 в 08:43
1 ответ

SystemVerilog зарегистрировать дизайн избегания гонки

Занимаясь цифровым дизайном в systemverilog, я столкнулся с проблемой гоночных условий. Испытательный стенд (который я не могу изменить), который управляет моей конструкцией, управляет входами таким образом, что некоторые регистры в схеме не функцио…
29 авг '17 в 11:26
2 ответа

Verilog Вычитание и сложение

Я пытаюсь запрограммировать программу сложения и вычитания в Verilog. Проблема заключается в реализации и тестировании в Verilog модуля, который выполняет сложение или вычитание, затем Mux выбирает между пропуском результата одного или другого и зат…
07 фев '16 в 04:59
1 ответ

Провода не подключены в RTL

У меня какая-то странная проблема, некоторые провода не подключены в моем дизайне. Я пытаюсь сделать простой файл регистрации (я использую Xilinx ISE). Этот регистровый файл содержит 32 регистра, каждый из которых имеет размер 32 бита. Файл регистро…
28 мар '13 в 04:01
1 ответ

Systemverilog взаимодействует через иерархические границы

Я сталкивался с некоторыми внутренними проблемами при использовании интерфейсов systemverilog, когда интерфейс пересекает иерархические границы. Я попытался набросать ситуацию на прилагаемом чертеже. На верхнем рисунке показан "обычный" метод исполь…
13 дек '18 в 15:00
1 ответ

Счетчик VHDL, возвращающий 'X', неизвестное значение

Я пытаюсь создать 4-битный счетчик с созданными экземплярами компонентов, как показано ниже. Когда я симулирую, выход переключается между 0 и X(неизвестный сигнал). Я не уверен, что не так. симуляции, принципиальная схема и код приведены ниже. 4-бит…
08 ноя '17 в 15:29
1 ответ

Отправка данных с медленного домена часов на быстрый

Предположим, я хочу отправить поток данных из медленного домена в быстрый домен, и задержка важна. Есть ли какой-нибудь способ установить нижнюю границу задержки? Стандартным решением является FIFO, и его задержка обеспечит жесткую верхнюю границу. …
11 сен '17 в 11:40
1 ответ

Количество премьер-импликантов и EPI

Мой ТА решает эту проблему, Количество Первичного Импликанта (ИП) для f(a,b,c,d)= Sigma m(0,2,4,5,8,10,11,13,15) равно 7, а число основных PI (EPI) равно 1. как это будет рассчитываться? Я думаю, что это неправильно. любая идея? Мое решение:
23 фев '15 в 06:21
1 ответ

Цифровой дизайн простое нахождение операции Mux и Decode?

Моя заявка не является Digital Design, но я столкнулся с простой проблемой. Как мы можем найти операцию следующих двух диаграмм без использования таблицы истинности? (т.е. напишите уравнение для них)
14 апр '15 в 20:30
2 ответа

Проектируйте ИЛИ ворота только с использованием демультиплексоров

Показать операцию ИЛИ, используя только демультиплексоры. Я знаю, что это довольно непрактичная реализация, но эти типы вопросов задаются в тестах по размещению. проверьте таблицу правдивости ИЛИ, если хотите, по вышеуказанной ссылке
13 фев '14 в 15:06