Добавление перекоса для улучшения синхронизации

Question

Добавление перекоса для улучшения синхронизации

Я хочу улучшить рабочую частоту моего дизайна. В регистре для регистрации временного анализа я наблюдал большую задержку комбинационных элементов. Это влияет на синхронизацию схемы, и наблюдаемое ослабление составляет около -0,3 нс. Мне было интересно, смогу ли я добавить перекос в регистр назначения примерно на 3 нс (что-то вроде введения задержки или добавления буфера в дереве часов к этот узел). Если бы это могло быть сделано, я хотел бы использовать команды, которые я должен использовать в synopsys для этого.

Спасибо

1

verilog system-verilog fpga rtl asic

Источник

user4701925 24 май '15 в 09:00

1 ответ

Другие вопросы по тегам verilog system-verilog fpga rtl asic

user1383356 26 май '15 в 17:00 2015-05-26 17:00 · Answer 1 · 2015-05-26 17:00

То, что вы ищете, называется полезным перекосом. Смотрите это: http://www.slideshare.net/miaofei/snug-presentation-final4

а также

http://rd.springer.com/chapter/10.1007/0-306-47823-4_8

0

Источник

user1383356 26 май '15 в 17:00