Описание тега active-hdl

Описание тега Вопросы с тегом

ALDEC Active-HDL™ - это интегрированное решение для создания и моделирования проектов FPGA на базе Windows® для командных сред. Интегрированная среда проектирования Active-HDL (IDE) включает полный HDL и набор инструментов графического проектирования, а также симулятор смешанного языка на уровне RTL и шлюзов для быстрого развертывания и проверки проектов FPGA.

1 ответ

Ошибка библиотеки MachX03 в Active-hdl для симуляции fpga

Редактировать : я только что переустановил решетчатый алмаз и обновления, Active-HDL был установлен автоматически, но симуляция все еще дает мне ту же ошибку. когда я меняю библиотеку machXO3; используйте machXO3.all; в библиотеку machXO2; использов…

vhdl lattice-diamond active-hdl

07 фев '19 в 15:53

1 ответ

Как найти частоту делителя часов?

Предположим, у меня есть на моей плате часы 100 МГц и следующий делитель часов: entity div is port(clk:in std_logic; clk_out:out std_logic); architecture ar of div is begin process(clk) variable aux:integer := 0; variable aux2:std_logic := '0'; begi…

vhdl clock active-hdl

08 май '18 в 21:57

1 ответ

Решетка Diamond не позволяет мне открыть Active-HDL, он показывает мне это сообщение

(Ошибка FLEXlm = -5) Такой функции не существует. Запустите "Информация о лицензии" в меню "Справка", чтобы проверить параметры лицензионной среды Aldec или определить новую лицензию. Для заказа информации свяжитесь с sales@aldec.com Я скачал беспла…

verilog fpga lattice-diamond active-hdl

21 июл '17 в 07:00

0 ответов

Интерфейс PS2 Keyboard работает в симуляторе Active-HDL, но не работает на плате Nexys2

Мне нужно сделать проект PS2 Keyboard Controller в университете, и я столкнулся с несколькими проблемами при попытке протестировать систему на плате FPGA. Он отлично работал в симуляторе Active-HDL, но я не уверен, что может помешать ему работать на…

vhdl fpga xilinx-ise active-hdl

13 май '18 в 17:00

1 ответ

RTL-моделирование модуля FIFO с помощью Active HDL (на Lattice Diamond)

Я оцениваю ПЛИС на коммутационной плате MachXO2, которую производит Lattice Semiconductor. Сейчас я пытаюсь моделировать RTL модуля FIFO_DC, который генерируется IPExpress. Я создал простой тестовый стенд для модуля FIFO. Когда я запустил Active-HDL…

verilog fpga active-hdl

26 фев '14 в 11:46

1 ответ

Понимание VHDL-кода и потока 4-битного ALU?

Я делаю 4-битный АЛУ здесь я объявил объекты entity ALU is Port ( a : in STD_LOGIC_VECTOR (3 downto 0);); end ALU; Можете ли вы объяснить, как работает логический векторный массив, я имею в виду синтаксис a : in STD_LOGIC_VECTOR (3 downto 0); а такж…

vhdl alu hdc active-hdl

23 авг '16 в 08:49

1 ответ

Моделирование структурной архитектуры в ACtive-HDL

Я написал два кода, которые успешно смоделированы в ISE Design Suit: -- 2X1 Multiplexer library IEEE; use IEEE.STD_LOGIC_1164.all; package mux2to1_pkg is component mux2to1 port(d1,d0: in std_logic; s: in std_logic; f: out std_logic); end component; …

vhdl simulation active-hdl

25 сен '15 в 11:41

0 ответов

Как я могу решить ошибки моей VHDL FIFO памяти?

Я создал память fifo в VHDL, но у меня есть некоторые проблемы с этим. Точнее говоря, я помещаю 16(объем памяти) элементов в свою память, но когда я хочу читать из памяти, я могу просто прочитать 14 элементов (мой пустой сигнал становится равным 1 с…

vhdl fifo active-hdl

08 май '18 в 17:02

1 ответ

Проект лифта в VHDL компилируется, но не работает в симуляции

Я пытаюсь сделать лифт в VHDL, чтобы быть реализованным на FPGA. Он имеет 0-12 этажей, имеет кнопки для перемещения вверх / вниз снаружи, в зависимости от того, в каком направлении вы хотите идти, и кнопки внутри. Сначала я проверяю, работают ли вне…

vhdl hardware fpga hardware-programming active-hdl

12 май '17 в 18:38

1 ответ

Как я могу просмотреть результаты моделирования с Active-HDL в окне формы сигнала?

Я расширил свои сценарии testbench с поддержкой Active-HDL. Active-HDL ведет себя в основном как QuestaSim или ModelSim, даже аргументы командной строки похожи. У меня установлены Active-HDL Student Edition и Active-HDL Lattice Edition из Lattice Di…

vhdl simulation test-bench active-hdl

04 апр '16 в 12:48

0 ответов

Преобразование логических векторов VHDL в определяемые пользователем строки для моделирования

Я использую active-hdl для симуляции своих конструкций FPGA, и я хотел бы знать, возможно ли использовать динамически генерируемые строки для представления моих сигналов в симуляторе. Например, скажем, у меня есть 4-битный std_logic_vector, содержащ…

vhdl fpga lattice-diamond active-hdl

03 мар '18 в 05:51

1 ответ

Как использовать vsim.exe (asim) в Aldec Active-HDL Student Edition?

Я установил последнюю версию Aldec Active-HDL (Student Edition). Компиляция исходных файлов с vlib.exe а также vcom.exe работает как в QuestaSim, но vsim.exe ведет себя по-другому. Более того, vsim.exe не имеет встроенной помощи -h или же --help, Te…

vhdl simulator active-hdl

17 дек '15 в 01:28

1 ответ

VHDL- "Сигнал не может быть синтезирован, плохое синхронное описание"

У меня ошибка при синтезе этого кода в Xillinx. Эта ошибка: "Сигнал Z_1 не может быть синтезирован, плохое синхронное описание" entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of automatically mai…

vhdl active-hdl

18 янв '18 в 08:01

0 ответов

Не удается найти указанный элемент контекста

Я пытаюсь написать некоторый простой поведенческий код для D-триггера (который прекрасно компилирует исходные файлы), однако файл testbench не компилируется. Я получаю следующую ошибку: Ошибка: COMP96_0078: D_FF_tb.vhd: (23, 15): неизвестный идентиф…

vhdl active-hdl

02 мар '17 в 05:43

1 ответ

Как сделать простое моделирование Aldec Active-HDL с осциллограммой с использованием сценариев Tcl?

Наличие простого тестового стенда, как: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture; Графический интерфейс ModelSim позволяет моделировать и просматривать кривые с пом…

vhdl active-hdl

18 июн '15 в 15:58

1 ответ

Оператор SystemVerilog stringify (`") и разрывы строк

Я использую оператор SystemVerilog stringify, `"в макросе, как показано ниже. Случай намеренно изобретен, чтобы показать ошибку: module my_test(); `define print(x) $fwrite(log_file, `"x`") `define println(x) $fwrite(log_file, `"x\n`") integer log_fi…

system-verilog active-hdl

27 сен '17 в 20:29

1 ответ

Невозможно использовать компонент в активном -hdl 10

Я использую active-hdl 10 для компиляции и моделирования структуры DFlipFlop. мой код успешно скомпилирован без каких-либо ошибок или предупреждений, но когда я имитирую его, мои выходные данные имеют неизвестное значение (см. рисунок) (нажмите, что…

components vhdl fpga active-hdl

09 дек '17 в 16:28

1 ответ

Как использовать Microsoft Visual Studio в качестве текстового редактора по умолчанию в Active-HDL

Я хочу изменить редактор по умолчанию в Active-hdl на Microsoft Visual Studio и каждый раз, когда я нажимаю на файл в Active-HDL, vs-код открыть этот файл, как я могу это сделать?

visual-studio-code active-hdl

24 янв '18 в 22:45

2 ответа

Aldec Active-HDL: vlib в графическом интерфейсе выдает "Предупреждение: невозможно создать библиотеку" без используемой библиотеки

Из графического интерфейса Aldec Active-HDL vlib следует создать рабочую библиотеку, например: vlib my_lib Это создает каталог my_lib в текущем каталоге, но с предупреждением: Предупреждение: не удается создать библиотеку Последующий set worklib my_…

vhdl active-hdl

17 июн '15 в 14:27

0 ответов

Инициализация сигнала VHDL

У меня есть сущность, которая имеет это TEMPERATURE: in STD_LOGIC_VECTOR(7 downto 0); В качестве одного из входов мне нужен сигнал, имеющий начальное значение ТЕМПЕРАТУРА. В архитектуре сущностей я объявил сигнал signal temp:STD_LOGIC_VECTOR(7 downt…

vhdl active-hdl

13 май '18 в 20:19