Смешанный дизайн VHDL и Verilog: какие бесплатные инструменты моделирования и / или синтеза?
Я разрабатываю дизайн смешанной HDL с использованием VHDL и Verilog IP.
Какой инструмент я могу использовать для его моделирования и синтеза бесплатно, если мой целевой поставщик FPGA еще не выбран?
3 ответа
Xilinx ISIM, безусловно, может выполнять симуляции смешанного языка. В прошлый раз, когда я много использовал его, были ограничения: я мог добавлять модели памяти Verilog только на верхний уровень моего дизайна VHDL, а не на подуровень (представляющий модуль SODIMM), и были некоторые глупые ошибки подключения к порту, возможно, сейчас фиксированный.
Избегайте использования Xilinx IP, и он будет симулировать нейтральный код поставщика, хотя технически это может привести к нарушению лицензионного соглашения.
Списки соединений после синтеза могут быть на любом языке, но если ваши модели памяти доступны только в Verilog, а ваши тестовые наборы - VHDL, это не сильно помогает...
Я не думаю, что есть какие-либо бесплатные симуляторы, которые бы делали смешанные языковые проекты. Возможно, Xilinx isim может работать на смешанном языке, но вам разрешено имитировать только проекты, нацеленные на Xilinx (подробнее см. Лицензионное соглашение).
Больше бесплатных симуляторов: http://www.sigasi.com/faq/which-free-vhdl-simulator-can-i-use
Бесплатные инструменты синтеза предоставляются поставщиками ПЛИС. То есть бесплатно для более мелких чипов ПЛИС.
Икар Верилог - http://iverilog.icarus.com/
Существует ветвь vvp_embedded кода, который я создал для аналогового смешанного сигнала (с помощью Spice/Gnucap). Я мог бы попытаться интегрировать симулятор VHDL, если кто-то заинтересован в помощи.
Лично я думаю, что VHDL - ужасный язык, который терпит неудачу во многих отношениях, поэтому я обычно избегаю его.