Описание тега synthesis
Синтез превращает описание схемы высокого уровня в реализацию в логических вентилях.
Синтез - это процесс, посредством которого абстрактная форма желаемого поведения схемы, обычно уровень передачи регистров (RTL), описанная в VHDL или Verilog, превращается в проектную реализацию в терминах логических вентилей.