Конвертировать VHDL Do файл в Verilog Macro
Как я могу изменить файл do, который находится по следующей ссылке, для использования с файлами Verilog, а не с файлами VHDL? http://www.cs.colostate.edu/~cs460/labnotes/xor3.do меня есть те же файлы, которые находятся в VHDL в этом файле do, но в Verilog, так как я могу использовать этот файл для них? Я также не понимаю разницу между Verilog do file, makefile и macro? Какие-нибудь простые примеры, пожалуйста?