Описание тега qsys

Описание тега Вопросы с тегом

Qsys - это инструмент системной интеграции, входящий в состав программного обеспечения Altera Quartus® II.

0 ответов

Соединение сетей в редакторе назначений - Quartus

В настоящее время у меня есть проект Qsys, состоящий из процессора NIOS II (и периферийных устройств), блока PIO, а также одного моего собственного компонента, который имеет два входа и восемь выходов. Я хотел бы, чтобы входы управлялись с PIO, а во…

03 янв '16 в 12:24

3 ответа

Я хочу реализовать схему в моем DE1-SOC на основе SDRAM, с чего мне начать? (Я уже закончил часть)

Я хочу сделать простой проект, в котором я загружаю 10 номеров в SDRAM моего Altera DE1-SOC, готового для ввода в качестве входного сигнала для логической единицы, которую я создаю, логический блок выполняет только простую арифметику " Y =(X+1)*(X-1…

verilog fpga synthesis qsys

23 сен '16 в 13:17

1 ответ

Ищу руководство по интеграции пользовательских компонентов Altera HPS в FPGA с помощью Qsys

Я ищу руководство по интеграции пользовательских компонентов HPS в FPGA с использованием Qsys. У меня есть плата De0 Nano SoC. Я новичок в программировании SoC FPGA. Я все еще не мог найти материал или учебник для HPS для пользовательской интеграции…

vhdl fpga soc qsys

04 апр '17 в 23:00

5 ответов

Altera Qsys и сущность верхнего уровня с массивом std_logic_vector

Я пытался объявить мой тип в отдельном файле "mytypes.vhd" следующим образом: library ieee; use ieee.std_logic_1164.all; package mytypes is type my_bus_array_type is array (0 to 3) of std_logic_vector(7 downto 0); end package mytypes; и затем опреде…

vhdl altera qsys

04 июн '12 в 09:25

1 ответ

Два главных компонента, управляющих одним и тем же ведомым устройством (назначение адресов), Intel Quartus Prime Platform Designer (Qsys)

Я делаю проект с использованием DE1-SoC (FPGA + ARM Cortex A9). Вы можете увидеть часть дизайна (Qsys, дизайнер платформы) здесь Оперативная память (RAM, image_memory) осваивается двумя разными мастерами. Один из мастеров хорошо известен как h2f_lw_…

verilog fpga quartus amba qsys

13 сен '18 в 13:04

0 ответов

Кварты II - ошибка Qsys PLL в модсиме

Привет я пытаюсь использовать Qsys для создания PLL. ФАПЧ предназначена для использования с последовательным интерфейсом на ПЛИС. Когда я запускаю Modsim для симуляции. Я не получаю вывод от PLL. Исследуя немного дальше, я попытался загрузить только…

vhdl quartus qsys

21 фев '16 в 22:20

1 ответ

Алгоритм объединения форка на fpga

Я хочу перенести проблему fork-join в fpga. Форк-соединение в том смысле, что будет много мелких компонентов (> 100), обращающихся к компоненту памяти, обрабатывающих входные данные (несколько 32-битных векторов) в течение небольшого количества цикл…

fpga fork-join altera qsys

16 май '16 в 08:05

1 ответ

Altera UART IP Core

Я пытаюсь провести некоторые тесты с помощью FPGA и, пытаясь добавить UART в свой дизайн, используя Quartus II v13.0 SP1 и плагин Megawizard, я понял, что там нет доступного UART, но он доступен из инструмента Qsys., Мой вопрос о добавлении этого IP…

fpga uart quartus altera qsys

17 июн '15 в 08:05

0 ответов

Нарушение прав доступа при компиляции (шаг синтеза) в Quartus II с системой Qsys

В Quartus II (V15.02) во время компиляции (шаг "Анализ и синтез") я получаю следующую ошибку, когда назначаю карту портов для проекта qsys в моем верхнем объекте: -------------------------------------------------- ------------ Ошибка детали ошибки: …

compiler-errors vhdl quartus altera qsys

09 июн '16 в 13:07

1 ответ

Редактировать верхний компонент verilog, сгенерированный Qsys

Можно ли модифицировать Verilog, сгенерированный Qsys, перед синтезом Quartus? Я разработал компонент под Qsys. Я добавил файл design.qsys в свой проект Quartus (14.0) и выбрал его как "верхний уровень". Qsys генерирует верхний компонент verilog с и…

verilog quartus altera qsys

29 янв '15 в 14:16

1 ответ

Как настроить интерфейс управления для Avalon-MM?

В QSYS у меня есть АЦП, PLL и Avalon-MM Read Master для доступа к внутреннему АЦП Altera Max10. Управление и пользовательский интерфейс Read Master экспортируются. Сейчас я пытаюсь настроить интерфейс управления для доступа к каналам АЦП. В основном…

fpga adc altera qsys

03 мар '16 в 09:17

1 ответ

Может ли QSys выполнять обработку через пользовательский компонент для генерации IP?

У меня есть собственный компонент QSys, который создает пару IP-адресов Altera. Altera IP также имеет вид файлов.qsys. Можно ли сделать так, чтобы Qsys рекурсировал через мой пользовательский компонент и генерировал для меня созданный экземпляр IP? …

fpga quartus altera qsys

04 апр '16 в 18:52

1 ответ

Порты Verilog в Generate Loop

По причинам, которых нельзя избежать (требования Qsys), у меня есть несколько модулей Verilog, которые имеют много портов, с которыми было бы намного проще работать, если бы они были упакованы. Чтобы попытаться объяснить, что я имею в виду, вот прим…

verilog quartus qsys

14 фев '16 в 02:41

1 ответ

Как реализовать сторожевой таймер на ПЛИС Cyclone II в Quartus II

Мне нужно реализовать сторожевой таймер на моей плате Cyclone II FPGA. Я спроектировал систему с использованием QSYS, мне нужно знать, каковы следующие шаги для реализации и тестирования сторожевого таймера.

fpga quartus watchdog qsys

29 дек '18 в 10:07

1 ответ

Перечисление объектов во всех библиотеках внутри QSYS.LIB

Существует довольно много исчерпывающей информации о таблицах (PF в том числе PF-SRC,LF и т. д.) проживает в QSYS2.SYSTABLES, Однако, когда дело доходит до перечисления всех объектов (например, включая PGM, SRVPGM,DTAQ,DTAARA и так далее) в какой-то…

ibm-midrange ibm-ifs qsys

28 май '18 в 09:25

1 ответ

Как использовать новый компонент, созданный в Qsys, для векторизации / группировки множества сигналов

В Qsys я использую двенадцать входных параллельных портов (давайте назовем их pio1 в pio12), каждый порт 12 бит. Эти параллельные порты получают значения из vhdl блок в схеме Quartus. На схеме bdf, Я могу видеть pio1 в pio12 от символа системы nios …

quartus altera qsys

08 апр '15 в 08:26

2 ответа

Используйте dma Transfert с Cyclone V Avalon-MM для PCIe

Возможна ли передача DMA с IP-ядром "Cyclone V Avalon-MM для PCIe", предоставленным Altera в Qsys (квартал 14.0)? Altera предоставляет ip-ядро под названием "Циклон V Avalon-MM DMA для PCIe" для передачи dma. Но это ip-ядро не поддерживает PCIe Gen1…

dma quartus pci-e altera qsys

11 фев '15 в 15:56

3 ответа

Как включить SD-карту с Nios II MMU и Linux 4.9

Я собрал и собрал linux-socfpa для моей Altera DE2-115. Я использовал buildroot и u-boot для его сборки. Запускается, но нет файловой системы. У меня есть SD-карта, подключенная к FPGA, есть ли способ использовать SD-карту в качестве файловой систем…

linux-kernel fpga altera nios qsys

11 апр '17 в 15:33

1 ответ

Несколько отправителей прерываний в одном периферийном устройстве в Qsys

Используя Qsys (Quartus II x64 15.0.1 build 150), я создал систему с Nios2/e и несколькими стандартными периферийными компонентами. Я также добавляю свой пользовательский компонент с 1 MM-Slave и 2 Interrupt Senders. Для каждого из них я установил э…

fpga quartus altera nios qsys

07 окт '15 в 11:47

1 ответ

Изменение дизайна Qsys для запуска последней версии uClinux

Я использую дизайн в Qsys для запуска uClinux v2.6. Я хотел бы запустить более новую версию Linx, но я сказал, что должен изменить дизайн Qsys и добавить еще один таймер, потому что в новом Linux используются два таймера. Это правильно и где я могу …

linux open-source altera uclinux qsys

28 мар '17 в 08:32