Редактировать верхний компонент verilog, сгенерированный Qsys

Question

Можно ли модифицировать Verilog, сгенерированный Qsys, перед синтезом Quartus?

Я разработал компонент под Qsys. Я добавил файл design.qsys в свой проект Quartus (14.0) и выбрал его как "верхний уровень".

Qsys генерирует верхний компонент verilog с именем design.v, но если я изменю его, Quartus удалит мои изменения при синтезе проекта.

Я хочу изменить верхний компонент так, чтобы он "экспортировал" некоторый сигнал avalon на ввод / вывод fpga (chipselect и write), чтобы увидеть его на моем осциллографе.

Answer 1

Хорошо, я нашел решение. На самом деле я выбрал дизайн.qsys как "на высшем уровне". При этом восстанавливается весь код HDL. Чтобы этого избежать, добавим дизайн.Qip является предпочтительным способом. Этот файл можно найти в каталоге: design/ синтез /design.qip