Altera UART IP Core

Question

Я пытаюсь провести некоторые тесты с помощью FPGA и, пытаясь добавить UART в свой дизайн, используя Quartus II v13.0 SP1 и плагин Megawizard, я понял, что там нет доступного UART, но он доступен из инструмента Qsys.,

Мой вопрос о добавлении этого IP из системы Qsys.

Я не хочу добавлять процессор NIOS II, поэтому я хочу управлять этим IP, используя сигналы (его порты), а не функцию Avalon MMS (по регистрам). Я не уверен, возможно ли это или нет.

Другой вопрос, в поисках шаблона VHDL для системы Qsys, я не нашел файл.vhd. Как мне это закрепить в моем дизайне Quartus II?

Answer 1

Чтобы ответить на ваш последний вопрос, сначала а) проверьте, генерирует ли Qsys Verilog или VHDL (если это имеет значение); и б) включить ваши файлы проекта Qsys, добавив файл QIP в ваш проект, найденный на <Qsys-project-directory>/synthesis/<qsys-project-name>.qip, Файл QIP работает подобно файлу заголовка, в котором перечислены имена всех сгенерированных Qsys файлов для удобного включения.

В Qsys также есть вкладка, в которой подробно описывается реализация HDL для системы.

Что касается вашего UART, у вас есть несколько вариантов. Одна возможность - экспортировать интерфейс Avalon (который делает его доступным для модуля Qsys), а затем написать простой контроллер для вашего IP-ядра для взаимодействия с ним. В качестве альтернативы, вы можете посмотреть сторонний IP (что-то вроде http://opencores.org/project,uart2bus может быть?).