Генерация высокочастотного тактового выхода в Stratix II
При использовании FPGA Stratix II возможно ли генерировать выход тактовой частоты с частотой, значительно превышающей 200 МГц? (До 400 или 500 МГц) Если да, то как мне этого добиться? Я использовал PLL для генерации 200 МГц из тактовой частоты 100 МГц, и это, кажется, работает. Но если установить PLL на 250 МГц, TimeQuest Timing Analyzer будет сообщать об отрицательном ослаблении настройки PLL в медленной модели. Поэтому мне интересно, есть ли лучший способ для генерации таких высокочастотных тактовых выходов...