Описание тега edaplayground

Описание тега Вопросы с тегом

EDA Playground позволяет моделировать SystemVerilog, Verilog, VHDL, C++/SystemC и другие HDL в веб-браузере. Цель состоит в том, чтобы помочь изучить дизайн / разработку тестовых программ и упростить совместное использование кода (особенно на таких сайтах, как stackru). URL-адрес: www.edaplayground.com . Используйте этот тег для вопросов о написании и моделировании HDL на EDA Playground.

1 ответ

Как скомпилировать и запустить программу Verilog, которая вызывает функцию C?

Я не пытаюсь использовать вызов DPI, а просто программу Verilog, которая внутренне использует свой PLI для вызова функции, написанной на языке Си. Я не знаю о статических ссылках. Я использую edaplayground. Может кто-нибудь сказать мне, какой симуля…

c verilog system-verilog edaplayground

16 авг '15 в 00:47

1 ответ

DFF в verilog с задержкой

Я пытаюсь реализовать проект nand2tetris в verilog и бью стену с помощью icarus verilog. В книге они реализуют DFF как так, q(t) = d(t-1), Выход в текущее время является входом в предыдущем posedge clk, Здесь DFF Я реализовал. module Dff ( output re…

verilog flip-flop nand2tetris edaplayground

17 авг '15 в 09:33

2 ответа

Выполнение прервано или достигнуто максимальное время выполнения в edaplayground

Выполнение прервано или достигло максимального времени выполнения. Вот ссылка на мой код: http://www.edaplayground.com/x/CX8 Я пытаюсь поменять номера в этом дизайне.

verilog edaplayground

17 окт '15 в 22:51

2 ответа

Verilog гонки с делителем часов с использованием флопов

Я сделал основной пример на игровой площадке eda, который получил. Допустим, у меня есть два часа 1x и 2x. 2x делится с 1x с использованием делителя флопа. У меня есть два регистра а и б. А тактируется в 1х, б синхронизируется в 2х. б значение выбор…

verilog system-verilog race-condition clock edaplayground

06 окт '18 в 16:20

1 ответ

Сигналы не возвращаются из исходного состояния на испытательном стенде Verilog

Я работаю с системой из двух d_flipflops (DFF), соединенных друг с другом (с выходом q первого DFF, подключенного ко входу d второго триггера. Я создал подмодули DFF и встроил их в верхний модуль. Затем я создал тестовый стенд. Однако проблема в том…

verilog iverilog edaplayground

18 май '18 в 13:08

0 ответов

Обнаружение ошибок при запуске кода VHDL на детской площадке EDA.

Я пытаюсь запустить следующий код VHDL, используя игровую площадку EDA, поскольку на моем ноутбуке не установлен симулятор VHDL. Верхняя часть - это исходный код, а нижняя часть - тестовая среда. Тем не менее, получить некоторые ошибки, которые необ…

vhdl eda edaplayground

13 май '18 в 15:02

1 ответ

Проблема с чтением сигнала шины. Сравните с моими Modelsim DE 10.2c и 10.4. EDAplayground Modelsim 10.1d имеет другой результат

Привет всем специалистам SystemVerilog с помощью Mentor Graphic Modelsim Tool. Я пишу задачу монитора для обработки простого события записи / чтения шины с одним PCI. Каким-то образом EDAplayground Altera Modelsim 10.1d требует дополнительного такто…

system-verilog modelsim edaplayground

15 дек '14 в 23:45

0 ответов

EDA Playground SystemVerilog показывает "Выполнение прервано или достигнуто максимальное время выполнения".

Вот ссылка на мой код. https://www.edaplayground.com/x/5RJT Я попытался запустить его на реальном симуляторе, и он работает.

system-verilog eda edaplayground

16 июл '18 в 02:14

1 ответ

Невозможно отобразить симуляцию с помощью компилятора EDAPlayground

Я попробовал следующий код из руководства myHDL на EDAPlayground.com, но он ничего не распечатал для меня. Кто-нибудь может показать мне, почему? и как это решить? Моя конфигурация на сайте изложена здесь. Testbench + Design: только Python Методолог…

myhdl edaplayground

26 май '14 в 03:18

1 ответ

Детская площадка Eda - Compile Order

Если на игровой площадке eda (SV/UVM) имеется несколько файлов, включая пакеты и т. Д. Как eda детская площадка заботится о порядке компиляции....(сначала компилируется файл пакета) Если это не заботится о порядке компиляции, что нужно сделать, чтоб…

system-verilog edaplayground

11 май '18 в 10:52

1 ответ

Почему это выражение (-4 == 4'bzzzz) или (-4'sd4 == 4'bzzzz) возвращает "0" вместо неизвестного "x"?

Почему это выражение (-4 == 4'bzzzz) возвращает "0" вместо неизвестного "x"? Вот ссылка: https://www.edaplayground.com/x/5zi_

verilog system-verilog edaplayground

20 июл '18 в 02:25

1 ответ

Объединение событий не запускает оба события

Я пытаюсь запустить некоторый код с веб-сайта chipverify в Modelsim, и мой вывод отличается от веб-сайта. Пример с сайта о слиянии событий. module tb; // Create event variables event event_a, event_b; initial begin fork // Thread1: waits for event_a…

system-verilog modelsim edaplayground

04 июн '19 в 23:25

1 ответ

Я пытаюсь сделать тестовый стенд в edaplayground

В моем коде есть какая-то ошибка, но я не могу найти ничего плохого в своем коде. EDA Playground говорит Msgstr "Выполнение прервано или достигло максимального времени выполнения." Вот мой код forever #5 clk = ~clk;

verilog system-verilog edaplayground

12 июн '19 в 10:32

1 ответ

мой код vhdl для реализации некоторых fsm работает некорректно

library IEEE; use IEEE.std_logic_1164.all; entity INCUBATOR2 is port(temperature: in std_logic_vector(7 downto 0); CLK,RESET: in std_logic; on_cooler,on_heater: out std_logic; CRS:out std_logic_vector(3 downto 0)); end entity INCUBATOR2; architectur…

vhdl xilinx xilinx-ise edaplayground

06 авг '20 в 19:59

1 ответ

дамп файлов vcd в симуляциях Modelsim

Я пытаюсь выгрузить файл vcd при моделировании с помощью modelsim, однако я ничего не получаю в моем файле "dumpVCD.vcd". Синтаксис, который я использую в файле.do, следующий: vcd file dumpVCD.vcd vcd add -r /dff_TB/* Тем не менее dumpVCD.vcd файл н…

verilog system-verilog modelsim edaplayground

29 апр '20 в 00:21

1 ответ

Использование Systemverilog для чтения и печати двоичного файла. Первые байты прочитаны и распечатаны нормально, проблема \w байт, содержащий 1 в битовой позиции ms, обнаружен

Приведенный ниже код Systemverilog представляет собой тестовую среду для одного файла, которая считывает двоичный файл в память с помощью $fread, а затем распечатывает содержимое памяти. Размер двоичного файла составляет 16 байт, и его представление…

binary octave system-verilog edaplayground

20 июл '20 в 19:47

1 ответ

EDA игровая площадка $dumpfile?

Здравствуйте, у меня возникли проблемы с запуском кода на игровой площадке EDA. Я получаю сообщение: "Файл *.vcd не найден. EPWave не открывается. Вы использовали '$dumpfile("dump.vcd"); $dumpvars;'?" но я включил это в код. https://www.edaplaygroun…

edaplayground

30 апр '20 в 19:42

0 ответов

Ошибки в VHDL при использовании WHEN ELSE

Я новичок в VHDL и имею простые ошибки. В основном у меня есть 4 двоичных входа и 3 двоичных выхода. Условия просты: если во всех 4 входах у меня только одна "1", выход l3 получает "1", а остальные "0", если у меня две "1", выход l2 получает "1" и с…

vhdl fpga edaplayground

30 май '20 в 16:58

1 ответ

Он работает, но всплывает EPwaves: Предупреждение: найден только один фрагмент данных. Вы указали допустимое время отправления и прибытия? EDA ИГРОВАЯ ПЛОЩАДКА

Решение состоит в том, чтобы поместить в верхний объект имя тестового стенда, а не имя файла объекта.

vhdl eda edaplayground

02 дек '20 в 22:06

0 ответов

что не так с моим кодом? детская площадка EDA Verilog

В строке 11 говорится об ошибке, и я не уверен, что делаю не так, пожалуйста, помогите ввести здесь описание изображения введите описание изображения здесь

verilog edaplayground

01 дек '20 в 06:49