Описание тега myhdl
Пакет для использования Python в качестве языка описания и проверки оборудования. Хотя он не может быть синтезирован непосредственно в аппаратном обеспечении, код MyHDL можно автоматически транслировать в Verilog или VHDL и синтезировать с помощью существующих средств разработки HDL.
0
ответов
Симуляция myhdl без функции оболочки
Есть ли способ непосредственного создания симуляции без функции-обертки, возвращающей функции генератора, которые используются в симуляции? Ниже приведен типичный пример использования функции-оболочки from myhdl import * def wrapper(): clk=Signal(in…
21 фев '19 в 18:29
1
ответ
MyHDL: Унарный XOR
Как написать код myhdl для реализации Unary XOR в Verilog reg [63:0] large_bus; wire xor_value; assign xor_value = ^large_bus; не работает для меня @block def dataVecXor(large_bus, xor_value): @always_comb def outputlogic(): xor_value.next = ^large_…
15 дек '18 в 04:47
1
ответ
Синтез ЛПВП жалуется на отсутствие сигналов в списке чувствительности
Здравствуйте, у меня есть этот простой процесс VHDL (генерируется из кода MyHDL): DIGIPOT_CONTROLLER_CONNECTCLOCK: process (delayedClock) is begin if to_boolean(clkEn) then if to_boolean(delayedClock) then scl_d <= '0'; else scl_d <= 'Z'; end …
04 апр '13 в 13:05
2
ответа
Заявление о выходе в myhdl
У меня есть следующий код в моей среде myhdl: def rst(self): rst.next=rst.active self.wait_clks(5) def wait_clks(self, cycles): for _ in range(cycles): yield self.clk.posedge приведенный выше код не работает, но когда я заменяю его следующим, он раб…
25 авг '15 в 16:11
1
ответ
Каков рекомендуемый шаблон проектирования MyHDL для операций с несколькими тиками?
Я пытаюсь выучить MyHDL, написав очень простую машину с небольшим количеством инструкций и операций. То, с чем я борюсь, - это лучший способ спроектировать мою машину для обработки операций, для решения которых требуется несколько тактов. В настояще…
20 фев '17 в 23:56
2
ответа
Как заставить MyHDL генерировать переменную с произвольной шириной в процессе?
Я хотел бы сделать сумму сигналов, которые у меня есть в списке, естественно, я использовал переменную и для (как я бы в VHDL): @always_comb def sum(): sum = 0 for i in range(len(summands)): sum = sum + summands[i] product.next = sum Проблема в том,…
07 июн '16 в 15:12
1
ответ
Как реализовать интерфейсы в MyHDL
В VHDL я часто использую записи, чтобы сгруппировать связанные сигналы во что-то, что можно передавать как один объект, например, в карте портов. Как MyHDL это делает?
13 янв '14 в 09:07
5
ответов
Лучшая платформа для превращения программного обеспечения в VHDL/Verilog для FPGA
Я смотрю на разработку на FPGA, но мне было бы легче написать код на Python или Scala и преобразовать его в VHDL или Verilog. Я хочу, чтобы к датчику было подключено много датчиков, и по мере поступления данных вычисления выполняются очень быстро, п…
14 окт '12 в 01:58
1
ответ
Пакет python myhdl как создать начальный блок verilog
Из кода в основном из примера myhdl: from myhdl import Signal, intbv, delay, always, now, Simulation, toVerilog __debug = True def ClkDriver(clk): halfPeriod = delay(10) @always(halfPeriod) def driveClk(): clk.next = not clk return driveClk def Hell…
05 июл '17 в 09:43
1
ответ
AlwaysError при запуске тестового стенда на синхронизаторе
Я столкнулся с этой ошибкой при запуске тестового стенда вместе с синхронизатором, построенным на двух существующих D-FF. File "/home/runner/design.py", line 28, in Sync @always_seq(clk.posedge, reset=reset) File "/usr/share/myhdl-0.8/lib/python/myh…
13 июн '14 в 09:55
2
ответа
Как назначить значение нарезанный выходной сигнал?
Я новичок с myhdl. Я пытаюсь перевести следующий код Verilog в MyHDL: module ModuleA(data_in, data_out, clk); input data_in; output reg data_out; input clk; always @(posedge clk) begin data_out <= data_in; end endmodule module ModuleB(data_in, da…
06 ноя '18 в 15:14
1
ответ
MyHDL: предложения по использованию библиотеки в пользовательском коде
Есть ли способ указать условия использования библиотеки при использовании пользовательского кода MyHDL? Рассмотрим следующий пример, который моделирует дифференциальный буфер, доступный в библиотеке unisim Xilinx: from myhdl import * def ibufds(I, I…
02 май '14 в 08:35
1
ответ
Ограничения myhdl, связывающие несколько контактов с переменной
Я буду использовать iCE40HX8K учитывая файл ограничений оценочных плат set_io LED3 A2 set_io LED7 B3 ... etc Каков наилучший способ объединить все 8 светодиодов в одну переменную? У меня возникли проблемы с привязкой вещей к файлу ограничений, и в и…
24 фев '16 в 16:45
1
ответ
Пакет Python ast: обход иерархий объектов
Ниже приведен фрагмент кода Python с использованием пакетов ast и symtable. Я пытаюсь разобрать код и проверить типы. Но я не понимаю, как пройти объекты, чтобы добраться до фактической переменной, на которую ссылаются. В следующем коде реализован N…
24 фев '12 в 04:29
2
ответа
Отсутствует порт вывода в сгенерированном коде Verilog из MyHDL
Я пытаюсь создать модуль Verilog из следующего модуля MyHDL: top.py: from myhdl import * from counter import Counter def Top(clkIn, leds): counter = Counter(clkIn, leds) return counter clkIn = Signal(bool(0)) leds = intbv(0)[8:0] toVerilog(Top, clkI…
11 янв '17 в 23:42
0
ответов
Неизвестно / не волнует в MyHDL
В Verilog переменная пофиг выглядит reg x=1'bx; Есть ли способ создать все равно в MyHDL? Тип intbv, похоже, не имеет неизвестного назначения.
26 фев '19 в 17:38
1
ответ
Подключите внутренний сигнал к выходному порту в модуле MyHDL
Рассматривая следующий пример (простой 8-битный счетчик), существует ли более простой способ подключения внутреннего s_count сигнал к o_count порт? def counter(i_clk, i_reset, o_count): """ A free-running 8-bit counter with a synchronous reset """ s…
22 мар '14 в 14:49
1
ответ
MyHDL: тип объекта не поддерживается в этом контексте
Я пытаюсь преобразовать этот код в Verilog: from myhdl import always_comb from myhdl import modbv from myhdl import Signal from myhdl import concat from myhdl import toVerilog var0 = modbv(15)[12:] var1 = modbv(15)[12:] var2 = modbv(15)[12:] var3 = …
17 фев '16 в 20:52
3
ответа
Разница между оператором yield в Python и MyHDL
В настоящее время я изучаю MyHDL для моего летнего проекта. У меня есть проблема с пониманием функционирования отчета о доходности в нем. Хотя это правда, что MyHDL основан на Python, он использует свой оператор yield специальным образом. ссылка на …
18 май '11 в 12:50
1
ответ
Модуль Instantiation в myhdl
В настоящее время я смотрю в myHdl, чтобы увидеть, стоит ли его использовать или нет. Тем не менее, я столкнулся с проблемой, касающейся создания модулей. У меня есть два файла, один из которых является модулем, а другой - испытательным стендом. Вну…
03 авг '15 в 18:20