Описание тега system-verilog
SystemVerilog - это унифицированный язык проектирования, спецификации и проверки оборудования, основанный на расширениях Verilog.
SystemVerilog - это унифицированный язык описания оборудования ( hdl) и язык проверки. Его две основные виды использования для описания логических схем ориентированы на программируемых пользователем вентильных матриц ( FPGA), программируемых логических устройств и специализированные интегральные схемы ( ASIC) и разработать тесты и среды для проверки этих описаний схем. Он определен IEEE 1800-2017 и, за исключением ключевых слов, является обратно совместимым надмножеством verilog, IEEE 1364-2005.