Verilog Force - релиз

Question

Можно ли дважды форсировать сигнал перед его выпуском в verilog? Что-то вроде ниже,

initial begin
  force top.dut.xyz.abc.dout = 1;
  #5ns;
  force top.dut.xyz.abc.dout = 0;
  #5ns;
  release top.dut.xyz.abc.dout = 0;
end

Какая сила будет высвобождена, когда мы в конечном итоге выпустим ее?

Спасибо бадри

Answer 1

На сигнал одновременно действует только одна сила. В вашем случае вторая сила будет replace первый в 5ns. release полностью освободит сигнал.

Answer 2

В последовательных силах последний действителен, команда release освобождает эту последнюю силу